Специализированный процессор

СОЮЗ СОВЕТСНИХсоцидлистичеснихСПУБЛИН А 4 (51) удю ственный ноделдм изоБРетении тет сссР и ОТНРыти ПО ИСАНИЕ ИЗОБРЕТ ТОРСК ЕЛЬСТ ныч ПР и(71) Ленинградский ордена Ленинаэлектротехнический институтим. В,И, Ульянова (Ленина)(56) 1. Оранский А.М. Аппаратныеметоды в цифровой вычислительнойтехнике, Минск, изд-во Белорусскогоуниверситета, 1977, с, 208.2. Оранский А.М Рейхенберг А,Л.Повышение эффективности вычисленийиспользованием табличных предпроцессов. - В кн,: Теория и применениематематических машин. Минск, изд-воБелорусского университета, 1972,с. 158-162.3. Авторское свидетельство СССРУ .723581, кл. С 06 Р 15/20, 1980(54)(57) СПЕЦИАЛИЗИРОВАННЫЙ ОЦЕССОР, содержащий блок умножен япервый выход которого подключен кпервому информационному входу первого коммутатора, второй информационный вход которого подключен к информационному выходу первого регистра,информационный вход которого является информационным входом процессора,информационный выход первого блокапостоянной памяти подключен к третьему информационному входу первогокоммутатора, первый информационныйвыход которого подключен к адресньивходам первого и второго блоков постоянной памяти, выход сумматора подключен к четвертому информационномувходу первого коммутатора, пятый инФормационный вход которого подкЛюченк информационному выходу второго блока постоянной памяти, второй регистр,третий регистр, информационный выход которого является информационнымвыходом процессора, блок управления,а т л и ч а ю щ и й с я тем, что,с целью его упрощения, он содержитблок памяти, четвертый регистр, второй н третий коммутаторы, блок деления, выход знака которого подключенк установочному входу четвертого регистра, информационный выход которогоподключен к первому информационномувходу второго коммутатора, информационный выход которого подключен кинформационному входу третьего регистра, первому информационному входу блока умножения, первому входусумматора и шестому информационномувходу первого коммутатора, второйинформационный выход которого подключен к информационному входу блока памяти и первому информационномувходу третьего коммутатора, информационный выход которого подключен кинформационному входу четвертого регистра, второму информационному входу. второго коммутатора и информационному входу второго регистра,первый выход которого поразрядноподключен к третьему информационномувходу второго коммутатора, информационный выход блока памяти подключек второму информационному входутретьего коммутатора, установочныйвход второго регистра подключен к=0Вначале по программе вычисляется-хэлементарная Функция.е или 1 п х.Затем находится величина полиномаи значение искомой функции, Промежуточные результаты вычислений записываются в блок 5 памяти. 15Интегральный синус и косинус,Для (х/ 4,к ( -сОБ, чх 1 5 ц к Ик;ф 20с; Ь щ - ) ьочЯ-соь к Ох)ис.Я), с =уф",Для /х/( 4 25бИ = х , а,(х)2:ос,(х= Е,ж.х С Ь.Ь".и=оВ этом случае действия по вычислению функции аналогичны предыдущим. Все степенные полиномы вычисляются по схеме Горнера, а их коэффициенты хранятся в блоке 3,В работе блока 9 используются 35три типа микрокоманд (МК);операционная ИК, которая предназначена для управления работой блоков проце сора; ИК безусловного перехода (1 Ж), используемая при вычислении микропрограммно реализуемыхфункций; ИК условного перехода(1 ЙР), используемая для переходапо логическим условиям, которые вырабатываются комбинационными схемами 45блока 9 управления.На вход блока 9 поступают сигнал "Пуск", код задания функции (КОФ),знак мантиссы ар;умента от ЦВИ, порядок. аргумента со счетчика 28 порядка, дополнительные разряды, первый и второй разряды регистра,8, Ра 17 18бота блока 9 начинается при поступлении сигнала "Пуск", По этому сигналу начинает работать счетчик 38 Сч АК в режиме прямого счета. Адрес микрокоманды поступает на вход блока 34 микропрограмм, выбранная микро- команда записывается в регистр 35 микрокоманд. Затем в регистр 1 и счетчик 28 порядка записывается аргумент. КОф записывается в счетчик 38 Сч АК с помощью специально предназначенного для этого разряда в операционной ИК и является адресом первой МК вычисления данной функции, Послеэтого начинаются действия по предварительной обработке аргумента по указанным алгоритмам. Сигналы е" = О, 6" =Оо. "Вычисление невозможно" (для функции 1 п х и 4 х ) вырабатываются при. некотором значении аргумента и передаются в ЦВИ. При наличии одного из этих символов происходит переход к микрокоманде останова и СП прекращает свою работу, Коммутатор 40 предназначен, кроме того, для анализа состояния разрядов блока 3, регистра 8 и счетчика 28 порядка во время предварительной обработки аргумента, Сигнал перехода вырабатывается сравнением на элементах И и ИЛИ состояния выходов коммутатора 40 и результата дещифрации поля МК 1 МР на дешиф раторе 37.После предварительной обработки аргумента начинается вычисление поли- нома 4-й степени. Также при вычислении специальных функций необходимо находить значение полиномов 5, 6, 8, 9, 1014-й степеней. Для этого введен счетчик 36 степени полинома. Текущее состояние счетчика 36 при вычислении полинома сравнивается с информацией, записанной в поле ИК 1 МР. Равенство величин определяет окончание вычисления полинома и переход по, соответствующему адресу ,Останов блока 9 производится ИК 1 БК по адресу останова.Таким образом, использованиеуказанных блоков и связей между ниии позволяет упростить схему специализированного процессора.1144117 выходу модуля блока деления, информационный выход которого подключен к второму информационному входу блока умножения, второй выход которого подключен к информационному входу блока деления, причем блок управления содержит блок постоянной памяти, регистр, первый и второй счетчики, первый и второй коммутаторы, четыре сумматора по модулю два,. дешифратор, два элемента НЕ, шесть элементов И и элемент ИЛИ, при этом в блоке управления информационный выход блока постоянной памяти подключен к информационному входу регистра, выход первого разряда которого подключен к.счетному входу первого счетчика, выход -го (1 = 1,4) разряда которого подключен к первому входу 1-го сумматора по Модулю два, ввиод которого подключен к -му входу первого элемента И, выход которого подключен к первому входу второго элемента И, выход которого подключен к первому входу элемента ИЛИ, выход которого подключен к первому управляющему входу первого коммутатора блока управления, информационный выход которого поразрядно подключен к информационному входу второго счетчика, информационный выход которого подключен к адресному входу блока постоянной памяти, выходы второго,и третьего разрядов регистра подключены к входам соответственно первого и Второго элементов НЕ и соединены соответственно с первым и вторым входами третьего элемента И, выход которого подключен к второму входу второго элемента И и соединен с первыми входами четвертого и пятого элементов И, выходы которых подключены соответственно к второму итретьему входам элемента ИЛИ, четвертый вход которого подключен к выходу шестого элемента И, первый и второй входы которого подключены к выходам соответственно первого и второго элементов НЕ, выход четвертого, разряда регистра подключен к второму Изобретение относится к вычислительной технике и может быть использовано как в качестве периферийного процессора вычислительной системы управляющему входу первого коммутатора блока управления и счетному входувторогО счетчика, вход синхронизациикоторого является входом запуска процессора, выход пятого разряда регистра подключен к вторым входам четырехсумматоров по модулю два, выход шестого разряда регистра подключен к второму входу пятого элемента И, третийвход которого подключен к первомуинформационному выходу второго коммутатора блока управления, второйинформационный выход которого подключен к второму входу четвертого элемента И, выход седьмого разряда регистра подключен к входу дешифратора,выход которого подключен к первомууправляющему входу второго коммутатора блока управления, третий информационный выход которого является выходом аварийного завершения вычислений процессора, первый выход регистра блока управления подключенк первому информационному входу первого коммутатора блока управления:,второй информационный вход которого соединен с управляющим входом второго коммутатора блока управления и является входом задания функции процессора,. второй выход регистра блока управления поразрядно подключен к адресному входу блока памяти, выходы восьмого - восемнадцатого разрядов регистра блока управления подключены соответственно к входу синхронизации первого регистра, управляющим входам первого и второго блоков памяти, управляющим входам первого и третьего коммутаторов, управляющим входам второго регистра и второго коммутатора, входам синхронизации четвертого регистра, блока умножения, третьего регистра и блока деления, третий выход регистра блока управления пьразрядно подключен к второму входу сумматора, а второй и третий информационные входы второго коммутатора блока управления поразрядно подключены соответственно к второму выходу второго регистра и третьемувыходу блока умножения.фг.(ВС), так и в качестве вспомогательного процессора, входящего в состав арифметического процессора ВС, для вычислений функций ех, 1 п х, з 1 п х30 35 Известны процессоры для вычисления :элементарных функций табличного.типа на основе постоянного запоминающего устройства (ПЗУ) И ,Подобные устройства отличаютсявысоким быстродействием, однакопри работе с аргументом, содержащим16-20 двоичных разрядов, объем ПЗУстановится недопустимо большим. В ряде случаев, в частности в современ Оных универсальных ЦВМ общего назначения, необходимо вычисление функциисо значительно большей точностью(50-60 двоичных разрядов).Развитием табличных методов являются таблично-алгоритмические методы,позволяющие при приемлемых аппара-,турных затратах получить вшсокоебыстродействие, сочетая его с высокой точностью вычисления 2,20Наиболее близким к изобретениюпо технической сущности являетсяспециализированный процессор длявычисления функций е", 1 п х, згп х,содержащий входной регистр, первый 25выход которого связан с первымивходами множительного устройства(МУ) и сумматора, выход сумматорасоединен с первым входом выходногорегистра и вторым входом второгорегистра, выход выходного регистрасоединен с первыми входами элементов И первой группы, выходы которыхподключены к второму входу МУ, ктретьему входу которого подключенпервый выход счетчика порядка, выход МУ подключен к первому входувходного регистра и к второму входусумматора, третий вход которого подключен к выходам элементов И второйгруппы, первые входы которого подключены к выходу ПЗУ, второй выходвходного регистра подключен к первому входу сдвигателя, выхсд сдвигателя соединен с входом ПЗУ третий выЭ 45ход входного регистра подключен квходу запоминающего устройства,выход которого соединен с четвертымвходом МУ, второй выход счетчикапорядка подключен к второму входу50сдвигателя, второй вход счетчикапорядка и третий вход входного регистра подключены к первому и второму входам процессора, к выходу которого подкггючен выход выходного регистра 3.1Недостатками известного устройства являются большая сложность и,как следствие, ограниченные функциональные возможности, Основным ограничением расширения реализуемогофункционального набора ягэляется ростобъема памяти, .в которой хранятсязначения коэффициентов. Например,для вычисления элементарной функциив формате с плавающей заггятойггриаргументе длиной 64 разряда требуется память коэффициентов около40 Кбайт. Другим фактором, ограничивающим число аппаратно реализуемых функций, является существенньпгразброс относительной частоты появления различных функций. 11 рямая аппаратная реализация в этом случае приводит к снижению эффективности использования оборудования. Принципиально возможна программно аппаратнаяреализация редко встречающихся функций с использованием арифметическихустройств ЦВМ, Однако в современныхгвысокопроизводительных ЦВМ время пересылки операнда между центральными периферийным оказывается сравнимосо временем выполнения арифметической операции, что приводит к резкому снижению фактической эффективности от использования специализированного процессора, Поэтому в процессорвводятся средства для аппаратно-программной реализации относительноредко встречающихся функций черезаппаратно реализуемый базовый набор.Остальные элементарные функции (ЭФ)и ряд специальных функций (Сф) (показательный интеграл и интегральныесинус и косинус) вычисляются поподпрограммам, хранящимся в микропрограммной памяти спецпроцессора.Цель изобретения - упрощение процессора,Указанная цель достигается тем, что специалиэированньп процессор, содержаший блок умножения, первый выход которого подключен к первому информационному входу первого коммутатора, второй информационный вход которого подключен к информационному выходу первого регистра, информационный вход которого является информационным входом процессора, информационный выход первого блока постоянной памятиподключен к третьему информационному входу первого коммутатора первый информационный выход которого подключен к адресным входам первого и второго блоков постояннойпамяти, выход сумматора подключен к четвертому информационному входу первого коммутатора, пятый информационный вход которого подключен к информационному выходу второго блока 5 постоянной памяти, второй регистр, третий регистр, информационный выход которого является информационным выходом процессора, блок управления, содержит блок памяти, четвертый ре гистр, второй и третий коммутаторы, блок деления, выход знака которого подключен к установочному входу четвертого регистра, информационный выход которого подключен к первому 15 информационному входу второго коммутатора, информационный выход которого подключен к информационному входу третьего регистра, первому информационному входу блока. умножения, пер- М вому-входу сумматора и шестому информационному входу первого коммутатора, второй информационный выход которого подключен к информационному входу блока памяти и первому информацион ному входу третьего коммутатора, информационный выход которого подключен к информационному входу четвертого регистра, второму информационному входу второго коммутатора и информационному входу второго регистра, первый выход которого поразрядно подключен к третьему информационному входу второго коммутатора, информационный выход блока памяти подключен к второму информационному входу третьего коммутатора, установочный вход второго регистра подключен к выходу модуля блока деления, информационный выход которого подключен 40 к второму информационному входу блока умножения, второй выход которого подключен к информационному входу блока деления, причем блок управления содержит блок постоянной памяти, 45 регистр, первый и второй счетчики,первый и второй коммутаторы, четыре сумматора по модулю два, дешифратор, два элемент" НЕ, шесть элементов И и элемент ИЛИ, при этом в блоке уп равления информационный выход блока постоянной памяти подключен к информационному входу регистра, выход первого разряда которого подключен к счетному входу первого счетчика, 55выход -го 1 д = 1,4) разряда которого подключен к первому входу -го сумматора по модулю два, выход которого подключен к 1-му входу первогоэлемента И, выход которого подключен к первому входу второго элемента И; выход которого подключен к первому входу элемента ИЛИ, выход которого подключен к первому управляющему входу первого коммутатора блокауправления, информационный выходкоторого поразрядно подключен к информационному входу второго счетчика,информационный выход которого подключен к адресному входу блока постоянной памяти, выходы второго и третьего разрядов регистра подключенык входам соответственно первого ивторого элементов НЕ и соединенысоответственно с первым и вторымвходами третьего элемента И, выходкоторого подключен к второму входувторого элемента И и соединен с первыми входами четвертого и пятогоэлементов И, выходы которых подключены соответственно к второму и третьему входам элемента ИЛИ, четвертыйвход которого подключен к выходушестого элемента И, первый и второйвходы которого подключены к выходамсоответственно первого и второгоэлементов НЕ, выход четвертого разряда регистра подключен к второмууправляющему входу первого коммутатора блока управления и счетномувходу второго счетчика, вход синхронизации которого является входомзапуска процессора, выход пятогоразряда регистра подключен к вторымвходам четырех сумматоров по модулюдва, выход шестого разряда регистраподключен к второму входу пятогоэлемента И, третий вход которогоподключен к первому информационномувыходу второго коммутатора блокауправленйя, второй информационныйвыход которого подключен к второмувходу четвертого элемента И, выходседьмого разряда регистра подключенк входу дешифратора, выход которогоподключен к первому управляющемувходу второго коммутатора блока управления, третий информационный вьгход которого является выходом аварийного завершения вычислений процессора, первый выход регистра блока управления подключен к первомуинформационному входу первого коммутатора блока управления, второйинформационный вход которого соединен с управляницим входом второгокоммутатора блока управления и явля- ется входом задания функции процессора, второй выход регистра блока управления поразрядно подключен к адресному входу блока памяти, выходы 5 восьмого-восемнадцатого разрядов регистра блока управления подключены соответственно к входу синхронизации первого регистра, управляющим входам первого и второго блоков памяти, управляющим входам первого и третьего коммутаторов, управляющим входам второго регистра и второго коммутатора, входам синхронизации четвертого регистра, блока умноже ния, третьего регистра и блока деления, третий выход регистра блока управления поразрядно подключен к второму входу сумматора, а второй и третий информационные входы второ го коммутатора блока управления поразрядно подключены соответственно к второму выходу второго регистра и третьему выходу блока умножения.Сущность изобретения заключается 25 в многофуйкциональном использовании операционных устройств и применении отнотипных алгоритмов, за счет чего уменьшается оборудование. Оборудование умножителя, которое занимает 39 значительный. объем, используется для деления путем введения небольшого вспомогательного блока и двух регистров. Наличие операции деления позволяет аппаратно реализовать 35 функции типа агсЦх, а микропрограммно все остальные элементарныефункции (ЭФ). Вычисление каждой аппаратно реализуемой ЭФ может быть сведено к небольшому числу действий по предварительной обработке аргумента и вычислению степенного ряда одинаковой степени, Кроме того, через аппаратно реализуемые ЭФ и сте/енные ряды невысокой степени можно вычислять ряд специальных функций, Использование однотипных алгоритмов позволяет упорядочить связи между блоками в процессоре, упростить и уменьшить объем микропрограмм. 10 На фиг. 1 представлена структурная схема предлагаемого процессора, на фиг, 2-4 - функциональвые схемы коммутаторов; на фиг. 5 - функциональная схема умножителя; на фиг. 6 - 55 функциональная схема ячейки матрицы умножителя; на фиг, 7 - функциональ-, ная схема перекодировщика умножителя; на фиг. 8 и 9 - функциональныесхемы блока деления; на фиг. 10 и11 - функциональные схемы блока управления; на фиг. 12-18 - блок-схемыалгоритмов вычисления функций е(фиг. 1) содержит регистр 1, коммутатор,2, блоки 3 и 4 постоянной па-мяти, блок 5 памяти, коммутатор 6, .регистры 7 и 8, блок 9 управления,коммутатор 10, блок 11 умножения,блок 12 деления, сумматор 13 и регистр 14.Коммутатор 2 построен на стандартных микросхемах мультиплексоров(фиг, 2), коммутаторы 6 и 10 - наэлементах И-ИЛИ аналогично на соответствующее число входов (фиг, 3и 4),Блок 5 памяти объемом 16 словможет быть реализован либо в виденабора регистров, либо на быстродействующих интегральных схемах,Умножитель 11 (фиг, 5) содержитрегистры 15 и 16, матрицу 17,. регистр18, группу 19 элементов НИ, регист.ры 20 и 21, коммутаторы 22 и 23, сумматор 24, регистр 25, перекодировщик 26 множителя регистр 27 порядка, счетчик 28 порядка, сумматор 29порядка и коммутатор 30.Основу умножителя 1 1 составляетитерактивная неполноразрядная(с целью сокращения аппаратурныхзатрат) матрица 17, С целью увеличения быстродействия матрица 17 работает в знакоразрядной (80) системесчисления, в которой каждая двоичнаяцифра представлена знаком и модулем(двумя битами) и состоит из двухкаскадов ЯР-вычитателей,На фиг. 6 показан -й разрядЯЮ-вычитателя, где Я - знак разрядауменьшаемого, х, - модуль разрядауменьшаемого, у, - разряд вычитаемого в двоичной форме, С; - знак разряда разности, 2, - модуль разрядаразности, С - перенос-заем УУ Усигнал инвертирования й, 1 - номеркаскада, 1 = 1,2.Блок 12 деления (фиг. 8 и 9) содержит дешифратор 31 с инверсными выходамидешифратор 32 и регистр 33.На фиг. 8-10 символом И 2.обозначена схема сложения по шой 2, реали 1144 117зуемая стандартной микросхемой, работа которой описывается уравнениемшоЫ 2 = а Ь + а Ь , где а и Ь - входные логические переменные.Блок 9 управления (Фиг. 10 и 11)содержит блок 34 постоянной памяти/Б х 1/ через х /С 2;/ - через2;. Путем управления инверсией кодазнака БР-данных можно менять режим 20работы БР-вычитателя,При И = 0 устройство работаеткак вычитатель. При И = 1 выходвычитателя инвертируется, Если независимо проинвертировать х, то на 25вычиттеле можно производить сложе .ние: 2 = -( - х - у) = х + у. ИнверфФчсия операнда х, подающегося на первыикаскад матрицы 17, производится наэлементах НЕ 19 по сигналу ИО, До 3 Рначала работы мантисса множимогозаносится в регистр 21, а мантиссамножителя - в регистр 25, Порядкисомножителей поступают в регистр 27порядка и счетчик 28 порядка. Порядок произведения формируется на сумматоре 29. Причем порядок аргументадолжен заноситься в счетчик 28 порядка.Сумма частичных произведений4 Рнакапливается при циклической работе матрицы 17. В пределах каждогоцикла в перекодировщике 26 множителя (фиг. 7) производится анализ очередной группы из четырех разрядов 45множителя с учетом старшего разряда предыдущей группы и выработканабора сигналов, управляющих левымсдвигом мноьимого на коммутаторах22 и 23 соответственно перед подачей 5 Рна матрицу 17 (сигналы М 1,0, М 1.1,И 1.2, М 1,3, где число указывает величину сдвига) и режимом. работы БРвычитателей матрицы 17 (сигналыМИО, ИИ 1, И 1 Я 2).55Набор сигналов из блока 26 мультиплексируется с аналогичным набором, приходящим из блока 12 деления, и снимается с выхода коммутатора 30в виде МО, Н 1, И 2, 10, 1.1, 12, 13Каждый цикл работы блока 1 приумножении включает следующие шаги,1. Анализ очередных четырехразрядов множителя с учетом старшегоразряда предыдущей группы и выработка блоком 26 сигналов, задающих режимы работы БР-вычитателей матрицы17 и величины левых сдвигов множимого на коммутаторах 22 и 23 передподачей на матрицу 17,2, Предыдущая сумма частичныхпроизведений в БР-Форме (первоначально нулевая) подается на матрицу 17с регистра 18 (код знака) и регистра 15 (код модуля); одновременно наматрицу 17 поступает сдвинутое множимое,3. Полученная на выходе матрицы17 новая сумма частичных произведений в БР-Форме принимается на регистр 20 (код знака) и регистр 16(код модуля) со сдвигом на четыреразряда вправо.4. Иножитель сдвигается на четыре разряда вправо, содержимое регистров 20 и 16 передается на регистры18 и 15 соответственно.На двух каскадах матрицы 17 впределах одного цикла производитсяумножение на четыре разряда множителя.По окончании циклов осуществляется преобразование произведения изБР-Формы в двоичную путем вычитанияего отрицательной фракции из положительной на обычном комбинационномсумматоре 24,Полученный результат поступаетна регистр 25 и может либо использоваться вновь в качестве множителя,либо поступит на выход блока 11 умножения.Для выполнения деления кроме оборудования блока 11 используются регистры 7 и 8 и блок 12 деления,1Деление реализуется по методу без восстановления остатка. Частичные остатки вычитаются в Б 0-Форме на матрице 17. При этом функцию БР-вычитателя каждого каскада можно описать так: предыдущий частичный остаток в БР-Форме минус соответствующее кратное делителя в двоичной Форме равняется новому частичному остатку в БР-форме. Поскольку БР- представление является избыточным,то становится возможным формирование цифр частного на основе анализа лишь четырех старших разрядов целителя и шести старших разрядов частичного остатка. После каждого цикла 5 работы формируются четыре разряда частного в БЭ-форме.На вход блока 12 поступают четыре старших разряда делителя из регистра 2 1, шесть старших БЭ-раэрядов частичного остатка с регистра 15 (код модуля) и регистра 18 (код знака) и шесть старших БЭ-разрядов частичного остатка с выхода первого каскада матрицы 17: 15Е - код модуля1 10 Ед Т - код знака На выходе блока 12 формируются 20БЭ-разряд частного (БЧ - бит знака,поступающий в регистр 7;.шо - битмодуля, поступающий в регистр 8);сигналы управления режимом работыБЭ-вычитателей матрицы 17 ЭМО, ЭИ 1 25и ЭИ 2; сигналы управления сдвигомделителя на коммутаторах 22 и 23перед подачей на матрицу 17 ЭЬО,ЭЬ 1, ЭЬ 2 и ЭЬЗ, где число указываетвеличину сдвига. ЗОНабор сигналов управления из блока 12 мультиплексируется с аналогичным набором, приходящим из перекодировщика множителя 26, и снимаетсяс выхода коммутатора 30 в.виде ЫО,И 1, М 2, ЬО, Ь 1, Ь 2 и ЬЗ.35Перед началом деления делимоезаносится в регистр 7, а делитель -в регистр 8, Производится. двоичная:нормализация делителя при сопутствующих сдвигах делимого влево. Затемделимое передается в регистр 1-5, аделитель - в регистр 21. С последнего на вход блока 12 поступает четырестарших разряда делителя. 4Каждый цикл работы блока 11 приделении включает следующие шаги.11. С регистров 15 и 18 на входблока 12 поступает для анализашесть старших разрядов частичного 50остатка в БЭ-форме (первоначально -делимое),2. Частичный остаток в ЯЭ-форме(первоначально - делимое) подаетсяна первый каскад матрицы 17, где 55вычисляется новый частичный остатокв ЯЭ-форме при подаче соответствующего кратного делителя с выхода коммутатора 22Одновременно содержимое регистров 7 и 8 сдвигается дважды на один разряд влево и в освободившиеся младшие разряды записываютсяпоследовательно формируемые в блоке12 пары бит (шЧ, ЯЧ), кодирующиедве БЭ-цифры частного.3. С выхода первого каскада матрицы 17 поступает для анализа влок 12 шесть старших БЭ-разрядовЕ 1 нового частичного остатка,4.,На втором каскаде матрицы 17вычисляется следующий частичньпостаток в БЭ-форме,при подаче соответствующего кратного делителя с выхода коммутатора 23. Полученный результат принимается в регистр 20(код знака) и регистр 16 (код модуля)со сдвигом на четыре разряда влево.Аналогично пункту 2 повторяется запись двух ЯЭ-цифр частных регистров7 и 8,5. Содержимое регистров 20 и 16передается в регистры 18 и 15 соответственно.По окончании всех циклов осуществляется передача накопленного БЭ-.частного с регистров 7 (код модуля)и 8 (код знака) транзитом черезматрицу 17 на комбинационный сумматор 24, где оно преобразуется подобно БЭ-произведению в двоичнуюформу и запоминается в регистре 25Коммутаторы 22, 23 и 30 построены на схемах И-ИЛИ аналогично коммутаторам 6 и 10.Сумматор 13 представляет собой обычный двоичный сумматор, на регистры которого слагаемые поступают последовательно из коммутатора 10.Рассмотрим вычисление ЭФ из аппаратно реализуемого набора. Вычисление ЭФ в процессоре разделяется на два этапа, На первом этапе диапазон изменения аргумента функции сводится к интервалу 0, 1 . На втором этапе происходит собственно вычисление функции. Приведение аргумента к интервалу. выполняется отдельно для каждой функции.Функция еХПусть представление, чисел в ЦВМ. находится.в диапазоне +2 - 2" /. Тогда для функции е" диапазону измейения аргументов соответствуют области .изменения функции:.хгде е. Этим трем областям можно соотнести два интервала изменения аргумента./хl М Зпс для 1 и П 1 области /Хс М бои для 11 области (1) При /х( ) И 1 п 2 процессор генерирует11сигнал "Вычисление невозможно . Вычисления проводятся только для второй области изменения функции. Мак 15 симальный порядок аргумента при этом В ЕС ЭМВ М =. 256, тогда 1. = 8.Для вычисления функций е в уках 29 эаннЬм диапазоне необходимо.выделить целую часть аргумента вычислить функции от обеих частей аргумента и затем перемножить полученные зна 25 чения:- функция от целой частил- ео+х аргумента; ЗО- функция в дробной части аргумента,Действия по приведению аргументак интервалу начинаются при поступлении аргумента в регистр 1. Если по- Ирядок аргумента не равен нулю, топроизводятся сдвиги мантиссы аргумента с коррекцией порядка. Для этого.мантисса аргумента через коммутаторы 2 и 6 передается в регистр 8, а 49порядок аргумента - в счетчик 28порядка. Сдвиги мантиссы продолжаются до равенства порядка нулю, Из регистра 8 сдвинутая мантисса черезкоммутатор 10 передается .в коммутатор 2, после чего происходит обращение к блоку 3. Содержимое дополнитель.ных разрядов регистра 8 (целая частьаргумента),полученное в результатесдвига, служит адресом к блоку 4, Ювв%лгде хранится величина ефункция 1 пх,Приведение аргумента. функций 1 пхк интервалу О, 11 основано на следующем. Пусть аргумент представлен ув виде=пИмеет место равенство. где 0 с Е с 1;2=ил,М - мантисса сдвинутая таким образом, молет быть представлена кодом 1, Е , 2 , ,.Е н , где 2- двоичная цифра числа., Сдвиг выполняется до первой ситуации, при которой перед запятой устанавливается единица, т.е. можно записатьМ у к (7)л л где: К " число сдвигов до получениякода (7).Таким образом,бал-бзМ, 2 )+РСп 2:ЕМ- Ь 2.РЬг.=Фп 1+а) Е-Ц 6 Е. (8)Аргумент функции 1 п х передаетсяиз регистра 1 в регистр 8, где сдвигается до выделения из мантиссыстараей единицы, с соответствующейкоррекцией порядка. Величина. (Рл - К),полученная на счетчике 28 порядка,служит адресом к блоку 4, где хранятся произведения (Р- К)1 п 2,Функция злп х.Сведение аргумента функции здп хк интервалу 0, 11 основано на соотноюении1 пх =и(ЯяФф=.6 хлЯ( )где К - целое число;( - переменная в интервале 0, 2,ц 2 я 1 - -аИ1=29 (10)где Ос 2 с 1,Два старвих разряда величины 2указцваот,номер квадранта, в которомнаходится угол(.Представим величину здпкак где Ос 7 с 1,Вычисление вн7 в зависимостиот квадранта, в котором находится аргумент, выполняется по формулам(12) Переход к функции соз х осуществляется по формуле(С 09 Х = 61 - -ХВ этом случае формулы вычисления лсочв Ч имеют вид:2 Приведение к интервалу начинается с умножения мантиссы аргумента М на 1/2 в блоке 11. Если порядок произ ведения больше нуля; то выделяется целая часть сдвигами .влево с коррекцией порядка, т.е, получаем переменную 2. Сдвиги выполняются на регист ре 8, В зависимости от номера квад- З 0 ранта и вида функции /зп х/ или /соз х/ из единицы вычитается величина 1/2 М(формулы 12 и 13) в сумматоре 13. Затем для перехода От переменной 2 к переменной у пОлу ченная разность или 2 сдвигается на два разряда влево. функция агс 18 х. В этом случае приведение аргумента к интервалу 0, 11 основано на 40 известной формулеОс 5 Х Х(1 агсЯх= л (14)ф ЯПоэтому аргумент передается в блоке 11, где вырабатывается величина 1 х. На этом действия по приведению аргумента заканчиваются, Функция -хеПриведение функции х к интервалу 0, 1 основано на соотношенииРх- =М, 2:еМ 2 " =2 4 ф 2 дп - Ь 2 (15) 55=Р, 2 М =2 +Рх Мх, где К - число сдвигов мантиссы .исходного аргумента до первой си-. % 16туации, ри которой передзапятой устанавливается единица 1, 2 х.1, 2, .р 2 р2 - величина в интервале 0, 11 рВеличина+ К аппрпнеииируется полиномом 4-й степени.И - мантисса результата вычислении Г + 2Р - порядок результата вычислении .Т + Е.Действия по вычислению -х начинаются с анализа знака мантиссы аргумента. Если знак мантиссы отрицательный, то формируется сигнал "Вычитание невозможно". Если знак мантиссыположительный, то анализируется. величина порядка аргумента Р , Если РХ хО, то начинается вычисление полинома. Если Рх Ф О, то начинаетсясдвиг мантиссы аргумента влево с коррекцией порядка до появления в старшем разряде регистра 8 единицы изатем еще один сдвиг влево.После предварительной обработкиаргумента начинается вычисление степенного ряда, аппроксимирующегофункцию. Степень ряда одинакова длявсех Эф, входящих в набор, и равначетырем. Ряд вычисляется.по схемеГорнера:р=пои (а,аач ач 1Для этого сдвинутая мантисса ар- .гумента из регистра 8 передаетсяв блок 11, куда из блока 3 затемпоступает коэффициент а 4 . Произведение а 4 х передается в сумматор 13,где складывается с а, Затем с выходасумматора 13 полученная сумма черезкоммутаторы 2, 6 и 10 поступаетвновь в блок 11. Результат вычислений передается либо в регистр 14,либо заносится в блок 5,После вычисления полинома необходимо выполнить действия по формулам (3), (8), (15) и (14): дляфункции е - обращение к блоку 4хэЫхи умножение е на Р(х); для функции 1 п х - обращение к блоку 4,и сложение (Р- к )1 п 2 с Р(х); дляфункции Гх - сложение порядковР,.- и Р р ДлЯ функции аесйд х2вычитание Р(х) из - .и Остальные элементарные функции вычисляются микропрограммно, исполь- зуя известные в математике соотношения между Эф.