Устройство для передачи и приема информации

- М.ф17-1. И ПРЕЮ Энер (54) лектр 7) сится ГОСУДСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И 0 ТНРЫТИПРИ ГКНТ СССР РСКОМУ С 8 ИДЕТЕЛЬСТ 4428561/24-24 23.05.88 07.02.90, Бюл Московский элитут связи Б.Г.Борисов и 621, 394. 74 (08 Патент США У371/40, опублиутевич В.Н.Телгия, 1973, с. УСТРОЙСТВО ДПРМАЦИИИзобретение о связи и может использоваться для передачи цифровой информации, Устройство осуществляет передачу информациипакетами с кодированием и декодированием информации путем перемещения идеперемещения символов на передающей1 и приемной 9 сторонах соответственно, что повьппает помехоустойчивостьустройства. Устройство содержит кодеры 2, 3, 7, генератор 4 кода, узел 5управления, элемент ИСКЛОЧАИР 1 ЕЕ ИЛИ 6,канал 8 связи, блок 10 тактовой синхронизации, декодер 11 и узел 12 цикловой синхронизации. 4 з,п. ф-лы, 30 ил./фИСйа 5 оклавучоаеы ФфюжФФ Фюмийй Фрейзю ЩЮВОР ВЫ юг щюрюриФилд ИСКЛЮЧАЮЩЕЕ ИЛИ, сумматор, комнаратор,и одновибратор, первые выходы регистра соединены с одноименными первыми входами блока "элементов ИСКЛОЧАЮЩЕЕ ИЛИ и информационными входами блока ключей, вторые выходы регистра и выходы блока задания адреса соединены соответственно с одноименными ,вторыми и третьими входами блока эле ментов ИСКЛОЧЮ)ЩЕЕ ИЛИвыходы которого соединены с одноименными входами сумматора, выход которого соединен через компаратор с. входом одновибратора, информационный, тактовый входы 15 1 регистра и управляющий вход блока ключей являются соответственно информационным, тактовым и управляющим вхо;дами узла декодирования, выход одновибратора и выходы блока ключей яв ляются соответственно первым и вторым выходами узла декодирования.5. Устройство по п. 1, о т л и - ч а ю щ е е с я тем, что узел цик;ловой синхронизации содержит шифратор, счетчик, регистр,.блок сравнения, блок начальной установки, дешифратор, триггер и элемент И, первый выход шифратора соединен с тактовыми входами регистра и счетчика, выходысчетчика соединены с одноименнви информационными входамидешифратора ипервыми входами блока сравнения,выход которого соединен с тактовымвходом триггера, прямой выход которого соединен с первым входом элемента И, вторые выходы шифратора сое"динены с одноименными информационными входами счетчика и регистра, выходы регистра соединены с одноименными вторыми входами блока сравнения,выход блока начальной установки соединен с входами установки в "О" триггера, счетчика и регистра, входышифратора и второй вход элемента Иявляются соответственно управляющимии тактовыми входами узла цикловойсинхронизации, выходы дешифратора являются первыми выходами узла цикловойсинхронизации, инверсный выход триггера соединен с информационным входом триггера, управляющим входом дешифратора и является вторым выходомузла цикловой синхронизации.выходэлемента И соединен со счетным взводомсчетчика и является третьим выходом,узла цикловой синхронизации.дьдаца лакеща окрорюца броет паюла Рог,4дьйоца пакета ОНЦ 303 ИВЗОЦИзобретение относится к электросвязи и может использоваться для передачи пакетами циАровой инАормации.Целью изобретения является повьше 5 ние помехоустойчивости устройства,двоичной последовательности); на 25фиг. 10 - Функциональная схема декодера, на Фиг. 11 - Аункциональнаясхема узла декодирования на Аиг,12 -функциональная схема блока тактовойсинхронизации, на Фиг. 13 - Аункциональная схема узла цикловой синхронизации; на Аиг. 14 - временные диаграммы сигналов, поясняющие работу.блока тактовой сигнализации и узлацикловой синхронизации в режимеобнаружения адреса на Аиг. 15 -временные диаграммы сигналов, поясняющие работу узла цикловой синхрони 35 зации; на Аиг. 16 - схема включения регистра сдвига; на Аиг. 17 - Аункциональная схема Аормирователя импульсов, на фиг. 18 - Аункциональная схема формирователя импульсов, на фиг. 19 - Аункциональная схема блока начальной установки на Фиг. 20-22 - функциональные схемы с первого по третий Формирователей одиночных импульсов, на Аиг. 23 - принципиальная схема кольцевого регистра сдвига; на фиг. 24 - принципиальная схема первого кодера (перемежителя) на фиг. 25 - принципиальная схема регистра сдвига и блока ключей; на Аиг 26 - принципиальная схема блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ; на Аиг. 27 - прин 55 ципиальная схема счетчика по модулю К, на фиг. 28 - принципиальная схема шифратора, на Аиг. 29 - принципиальная схема счетчика; на Аиг. 30 - принНа Фиг. 1 представлена структурная схема устройства; на Аиг. 2 - структуры сигналов на инАормационных и 10 управляющем входах устройства на фиг. 3 - структура сообщения на входе канала связи на Аиг. 4 - структура сигналов на управляющем и инАормационных выходах устройства; на Фиг. 5 - функциональные схемы второго кодера информации и третьего кодера адреса на фиг. 6 - Аункциональная схема узла управления, на Аиг. 7 и 8 - временные диаграммы, поясняющие работу узла 20 управления в режиме ввода информации и передачи пакета сообщения соответственно; на Аиг. 9 - Аункциональная схема генератора кода (Аиксированной ципиальная схема блока начальной установки.Устройство содержит (Аиг. 1) на передающей стороне 1 второй кодер 2 информации, третий кодер 3 адреса, генератор 4 кода (Аиксированной двоичной последовательности), узел 5 управления, элемент ИСКДОЧАЯЩЕЕ ИЛИ 6 (К 5551 П 5) и кодер 7 (перемежитель), канал 8 связи и на приемной стороне 9 блок 10 тактовой синхронизации, декодер 11 и узел 12 цикловой синхронизации.Второй и третий кодеры 2 и 3 содержат (фиг, 5) формирователи. 13 импульсон, регистры 14 сдвига (К 155 ИР 13) и блоки 15 элементов ИСКДОЧАМЩЕЕ ИЛИ.Узел 5 управления содержит (Аиг.б) первый счетчик 16 (К 155 ИЕ 7), дешиАратор 17 (К 155 ИДХ), генератор 18 тактовых импульсов, блок 19 начальной установки, второй счетчик 20 (К 155 ИЕ 7) элемент ИЛИ 21, с первого по третий Формирователи 22-24 одиночных импульсов, триггер 25 (К 155 ТИ 2), первый и второй элементы ИЛИ-НЕ 26 и 27, элемент ЗАПРЕТ 28 и одновибратор 29 (К 1006 ВИ 1).Генератор 4 кода содержит (Аиг.9) формирователь 30 импульсов и кольцевой регистр 31 сдвига (К 55 ИР 13).Декодер 11 выполнен (Аиг. 1 О) на узлах 32 декодирования. Узел 32 декодирования содержит (Аиг, 11) регистр 33 сдвига, блок 34 ключей (бу ферных элементов) с тремя состояниями на выходах, блок 35 задания адреса получателя, блок Зб элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, аналоговый сумматор 37 (КР 1404 Д 708), компаратор 38 и одно,вибра.тор 39 (КР 1006 ВИ 1).Блок 10 тактовой синхронизации содержит (Фиг. 12) генератор 40 так- товых импульсов, счетчик 41 по модулю К, формирователь 42 импульсов и дешифратор 43.Узел 12 цикловой синхронизации содержит (Аиг. 13) шифратор 44, счетчик 45, регистр 46 памяти (К 555 ТВМ 8), блок 47 сравнения (К 555 СП 1), блок 48 начальной установки, дешифратор 49 (К 155 ИЛЗ), триггер 50 (К 555 ТИ 2) и элемент И 51. Формирователь 13 импульсов содержит (фиг. 17) элемент И-НЕ 52 и элемент НЕ 53; Формирователь 30 импульсов (Фиг. 18) - элемент НЕ 54,. эле"1541651 Составитель М. Никуле иковедактор О,Юрковецкая Техред Л.Олийнык Корректор О.Кравцов ира т осква Производственно-издательский комбинат "Патент", г, Ужгород 01 агар Заказ 283ВНИИПИ Государственного113035,442 Подписное по изобретениям и открытиям при ГКНТ СССР -35, Раушская наб д, 4/540 мент И-НЕ 55, элемент НЕ 56 и элементИ-НЕ 57.Блок 19 начальной установки содержит (Фиг. 19) резистор 58, конденсатор 59 и элементы НЕ 60-62.Первый формирователь 22 одиночныхимпульсов содержит (Фиг, 20) элементыНЕ 63-65 и элемент ИЛИ-НЕ 66. Второйформирователь одиночных импульсовсодержит (фиг. 21) элементы НЕ 67 и68, элемент И-НЕ 69 и элемент ИЛИ-НЕ70. Третий Формирователь одиночныхимпульсов содержит (Фиг. 22) элементы НЕ 71-73 и элемент И-НЕ 74, 15Первый кодер выполнен (Фиг. 24)на регистрах 75 и 76 сдвига (К 155 ИР 13),Блок 34 ключей выполнен (Фиг. 25) набуферных элементах 77, Блок 36 элементов ИСКЛ 10 ЧАЯ 11 ЕЕ ИЛИ выполнен 20(Фиг. 26) на элементах ИСКЛВЧАРЩЕЕИЛИ 78 (К 555 ЛП 5),Счетчик 41 по модулю К содержит(фиг. 27) резисторы 79 и 80, конденсатор 81, элемент И-НЕ 82, счетчик 2583, элемент И-НЕ 84 и элемент НЕ 85.Шифратор 44 содержит (Фиг, 28)шифраторы 86 и 87, элемент ИЛИ-НЕ 88и мультиплексор 89.Счетчик 45 содержит (Фиг. 29) 30элементы НЕ 90 и 91, элемент И-НЕ 92,счетный. элемент. 93 (КУ 55 ИН 7), элементНЕ 94 и элемент И-НЕ 95.Блок 48 начальной установки содержит (Фиг, 30) резистор 96, конденсатор 97 и элементы НЕ 98 и 99.Устройство работает следующим образом.Передающая сторона 1 (Фиг. 1) работает поочередно в режиме вводапередаваемой информации и адреса получателя и в режиме передачи пакетазакодированной двоичной информации,которая с выхода перемножителя 7 поступает на вход дискретного канала8 связи, с выхода которого пакет информации поступает иа вход приемнойстороны 9, которая также работаетпоочередно в двух режимах: в режимеобнаружения адреса получателя и врежиме выдачи получателю принятойинформации.На передающей стороне 1 в режимеввода информации устройство работа- .ет по протоколу (Фиг. 2), Информация,содержащая (К) слов из Ь дво-ичных символов, в параллельном кодепоступает на информационные входыкодера 2 информации и Фиксируется в нем в момент перехода из " 1" в "0" управляющего сигнала от источни. ка информации. Управляющий сигнал от источника информации представляет собой (К+1) импульсов, выделенных источником информации из последовательности тактовых импульсов, которые поступают к нему через тактовый выход устройства (узла 5),Адрес получателя пакета информации поступает на информационные входы кодера 3 адреса и Фиксируется в нем в момент перехода К-го тактового импульса из " 1" в "0", В момент перехода последнего, (К+1)-го импульса управляющего сигнала из "0" в "1" на генератор 4 Фиксированной двоичной последовательности с (К+1)- го управляющего выхода узла 5 поступает управляющий сигнал (логический "0") и с четвертого выхода узла 5 одиночный импульс, тем самым происходит предварительная установка генератора 4, которая производится в каждом цикле работы устройства. По. перепаду из "1" в "0" (К+1)-го управляющего импульса узел 5 и передающая сторона 9 устройства переключаются в режим передачи пакета информации. Для этого с шестого выхода узла 5 поступает управляющий сигнал логического "0" на входы установки режима кодеров 2 и 3 и генератора 4.В режиме передачи побитное перемножение символов закодированной инФормации и адреса получателя (Фиг.З) осуществляется следующем образом. После перекпючения режимаработы передающей стороны 1 с третьего выхода узла 5 на вход перемножителя 7 подаются тактовые импульсы, одновременно с первым импульсом через первый. выход узла 5 на управляющий вход пе ремножителя 7 поступает управляющий сигнал и записывает через К парал-. лельных информационных входов в перемножитель 7 первые кодовые символы передаваемой информации и адреса получателя, которые присутствуют на (К) последовательных выходах кодера 2 и на.выходе элемента ИСКЛЮЧА 1 ОЩЕЕ ИЛИ 6, в котором производят объединение кодовых символов адреса получателя, поступающих последовательно с выхода циклического кодера 3 адреса, и Фиксированной двоичной последовательности с выхода генератора 4. Таким образом, на выходе элемента6 получаются кодовые символы закодированного смежно-групповым кодомадреса получателя пакета передаваемойинформации, Затем информацию, записанную в перемножитель 7 сдвигаютК раз, при этом первые кодовые символы (К) слов информации и адресаполучателя последовательно поступают с выхода перемножителя 7 ня входканала 8 связи. Одновременно с К-м, сдвигом с седьмого выхода узла 5на тактовые входы кодеров 2 и 3, а, также с четвертого выхода узла 5 натактовый вход генератора 4 поступают, одиночные импульсы. На выходах ко, деров 2 и 3 и генератора 4 появляются вторые кодовые символы информации адреса получателя. При поступлении на тактовый вход перемножителя, 7 (К+2)-го (от начала рассматривае,мого цикла работы устройства) тактового импульса с первого выхода узла5 в перемножитель 7 записываютсявторые кодовые символы и затем сно,ва производят К сдвигов, Описаннуюпроцедуру повторяют не менее и раэ.После выдачи в канал 8 связи и-хсимволов закодированной информациии адреса получателя х (Фиг. 3) процесс выдачи может быть циклически,продолжен, как описано.На приемной стороне 9 в режимеобнаружения адреса принимаемая двоичная последовательность (Фиг. 3) свыхода канала 8 связи эяписывяетсяс удвоенной частотой в декодер 11под действием тактовых импульсов,поступающих с К первых выходов блока10. В момент обнаружения адреса полу Очателя информации с соответствующего первого выхода декодера 11 наодин иэ К управляющих входов узла 12поступает одиночный импульс, что приводит к переключению приемной стороны 9 в режим выдачи принятой информации, при этом с второго выходаузла 12 на вход блока 10 поступаетсоответствующий данному режиму управляющий сигнал,50С второго выхода блока 10 на тактовый вход узла 12 непрерывно поступают тактовые импульсы, которые зядают период выдачи принятой информяции в параллельном коде через Ь информационных выходов декодера 11 кполучателю по протоколу (Фиг,4) поддействием управляющих сигналов с первых выходов узла 12 на соответствующие входы декодера 11. Управляющийсигнал к получателю информации поступает с третьего выхода узла 12 исодержит К импульсов, причем первыйимпульс используется получателем информации как стартовый. Смена информации на информационных выходах декодера 11 происходит в моменты перехода из "1" в "О" импульсов управляющего сигнала, а Фиксацию информации у получателя производят в моменты перехода иэ "О" в "1" (Фиг. 4).Кодер 2 информации (Фиг. 5) работает следующим образом,В режиме ввода информации регистры 14 сдвига переключают в режимпараллельной записи путем подачи навход установки режима регистров 14сигналов логической "1". Информациючерез Ь информационных входов кодера 2 подают на информационные входывсех (К) регистров 14, Запись информации в регистры 14 производятпоочередно путем подачи управляющегосигнала логического "О" через формирователь 13 импульсов на управляющийвход соответствующего регистра 14,при этом на тактовые входы всех регистров 14 подают одиночный отрицательный импульс.При поступлении на информационныевходы кодера 3 разрядного адресаполучателя его аналогично записывают в регистр 14. В режиме передачипакета информации на вход установкирежима кодеров 2 и 3 подают низкийлогический уровень и переводят регистры 14 в режим сдвига. Регистры14 совместно с блоками 15 элементовИСКЛЮЧАЮЩЕЕ ИЛИ образуют К кодеровциклического (и, Ь) кода.Узел 5 управления (Фиг. 6) работает следующим образом.После включения питания производятпереключение узла 5 в режим вводаинформации путем подачи на установочный вход триггера 25 низкого ло"гического уровня.("О") с первого выхода блока 19 начальной установкии логической "1" с второго выходаблока 19. на вход сброса счетчика 16.Высокий логический уровень с выходатриггера 25 поступает на выход узла5. Установка в состояние логического"О" счетчика 16 приводит к появлениюлогического "О" на нулевом выходедешифратора 17., откуда указанный логический уровень поступает на такто10 15 20 25 30 35 40 45 50 55 вый вход триггера 25, на входы элемента ИЛИ 21 и Формирователей 22 и 23 импульсов, а также на вход сбро 1са счетчика 20, разрешая его работу. Однако при этом запрещается поступление импульсов с второго выхода ге" нератора 18 на тактовый вход счетчика 20 путем подачи логического "0" с инверсного выхода триггера 25 на управляющий вход генератора 18. Поэтому состояние счетчика 20 не изменяется, на его выходе присутствует логическая "1", которая поступает на инверсные входы элементов ИЛИ-НЕ 26 и 27 и разрешает прохождение импульсов положительной полярности с выходов формирователей 22 и 23 через элементы 26 и 27 на тактовые выходы кодеров 2 и 3 и генератора 4. С первого выхода генератора 18 тактовые импульсы непрерывно поступают к источнику информации. В таком состоянии узел 5 находится до поступления наего вход управляющего сигнала от источника информации (Фиг. 7 а). При этом содержимое счетчика 16 становится равным "1" (0001) и происходит изменение логических уровней на выходе дешифратора 17: на нулевом выходе - из "0" в "1", а на первом - иэ"1" в "О". Указанное изменение логического уровня на нулевом выходе дешифратора 17 поступает на тактовыйвход триггера 25; запускает Формирователь 23 импульсов и устанавливаетна выходе счетчика 20 уровень логической "1". Низкий логический уровень с первого выхода дешифратора 17 через первый из (К"1) управляющих вы" ходов узла 5 поступает на соответствующий управляющий вход кодера 2 и разрешает Фиксацию первого слова информации в первый регистр 14. По перепаду из "1" в "О" первого импульса управляющего сигнала с выхода Формирователя 23 через элемент ИЛИ-НЕ 27 на седьмой выход узла 5 управления поступает единичный отрицательный импульс, при переходе которого из"О" в "1" происходит Фиксация первого слова информации в соответствующем регистре 14 кодера 2 информации, При поступлении второго управляющего импульса от источника информации (фиг. 7 а), низкий логический уровень появляется на втором выходе дешифратора 17, и так далее до (К)-го управляющего импульса, При поступлении К-го управляющего импульса адрес получателя записывается в регистр 14 ,кодера 3 адреса, при этом низкий логический уровень поступает с К-го выхода дешифратора 17 (Фиг. 7 б) на управляющий вход кодера 3. При поступлении (К+1)-го управляющего импульса, переход из "0" в "1" которого вызывает переход иэ "1" в "0" логического уровня на нулевом выходе дешифратора 17, с выхода Формирователя 22 через элемент ИЛИ-НЕ 26 на вход сброса триггера 25 поступает одиночный отрицательный импульс (Фиг, 8), который переводит триггер 25 в состояние, в котором на его прямом выходе присутствует низкий логический уровень, а на инверсном - высокий, который поступает на управляющий вход генератора 18, с второго выхода которого тактовые импульсы поступают на счетный вход счетчика 20 и на третий выход узла 5 управленияОдиночным импульсом с выхода формирователя 24 через элемент ЗАПРЕТ 28 запускается одновибратор 29, с выхода которого импульс положительной полярности кратковременно переключает перемножитель 7 в режим параллельной записи информации, которую производят по перепаду из "О" в "1" тактового импульса с номером 0 (фиг, Яе), поступающего через третий выход узла 5 на тактовый вход перемножителя 7, который в дальнейшем работает в режиме сдвига информации (в сторону первого по Фиг. 1 разряда). Под действием тактовых импульсов с номерами 1, 2.К (фиг. 8 е) производят К сдвигов и с выхода первого разряда пере- множителя 7 первые символы Ь слов информации из адреса получателя поступают на вход канала 8 связи, При поступлении на счетный вход счетчика 20 К-го тактового импульса (Фиг, 8 е) на его выходе Формируется одиночный отрицательный импульс, который через Формирователь 24 и элемент ЗАПРЕТ 28 запускает одновибратор 29, а также поступает через элементы ИЛИ-НЕ 26 и 27 на тактовые входы кодеров 2 и 3 и генератора 4, в которых происходит сдвиг информации. На выходах названных блоков получают вторые кодовые символы информации и адреса получателя, которые записываются в пере- множитель 7 в момент перехода соответствующего тактового импульса с но 12мером ф (Аиг. 8 е) из "0" в "1". После выдачи и кодовых символов процесскодирования и выдачи пакета можетбыть циклически продолжен. Устройствойередает,пакет один раз, после К-гоЮдвига и выдачи из перемножителя 7оследнего кодового символа пакета вМанал 8 связи от источника инАормации на вход узла 5 управления постуает первый импульс следующего упавляющего сигнала, процесс выдачи паета заканчивается и передающая стоона 1 переключается в режим вводанформации. При этом на инверсном 15ыходе триггера 25 логический уровеньзмеияется с высокого на низкий поерепаду иэ "0" в "1" логическогоовня на его тактовом входе (Аиг.76).Генератор 4 Аиксированной двоичой последовательности работает сле-.ующим образом,В режиме ввода инАормации на входстановки режима генератора 4 (Фиг.9)выхода узла 5 управления поступат высокий логический уровень, Низкий логический уровень с выходовормирователя 30 поступает на входфстановки режима регистра 31 и переключает его в режим хранения информации. В момент перехода из "0" в1" логического уровня последнего,(К+1)-го, импульса с пятого выходаузла 5 на управляющий вход генерато 1 а 4 поступает низкий логическийуровень, который приводит к появлению на обоих выходах Формирователя30 высокого логического уровня, что,В свою очередь, вызывает переключение регистра 31.в режим параллельной 40записи инАормации, которую .производят по перепаду из "0" в "1" одиночного отрицательного импульса, поступающего на тактовый вход генератора. с четвертого выхода узла 5 в момент 45перехода из "1" в "0" логическогоуровня на пятом выходе узла 5. Первые(и-Ь) инАормационных входов регистра31 подключены к уровням "О" или "1"в соответствии со структурой произВодящего многочлена используемогоциклического кода, Остальные Ь входов подключены к уровню логического"0". После параллельной записи указанной информации в регистр 31 происходит изменение из "1" в "О" логического уровня на входе установкирежима генератора 4. При этом напервом выходе формирователя 30 происходит изменение логического уровняиз "1" в "0", переводящее регистр31 в режим циклического сдвига, прикотором информация с выхода и-го разряда поступает на последовательныйвход первого разряда, Сдвиг инАормации производят по перепаду из "0" в"1" логического уровня импульсов,которые поступают на тактовый входрегистра 31 с четвертого выхода узла5.Декодер 1 (фиг. 10) работает следующим образом.В режиме обнаружения адреса принимается двоичная кодовая последовательность, поступающая на информационные входы узлов 32 декодирования;Деперемежение двоичной последовательности приотсутствии тактовойсинхронизации производят путем поочередного тактировання узлов 32 парами тактовых импульсов, поступающих на ихтактовые входы с К первых тактовыхвыходов блока 10 с периодом перемежеиия, который равен К длительностямодного двоичного символа инАормации.Таким образом, в каждый из узлов 32последовательно записывают по дваотсчета двоичных символов одного итого же кодового слова инАормации илиадреса получателя с сохранением ихпоследовательности согласно протоко-лу ввода инАормации и адреса получателя передающей стороны (Фиг. 2), нос некоторым циклическим, сдвигом изэа отсутствия цикловой синхронизациис принимаемой двоичной последовательностью. Поэтому адрес получателя информации может оказаться не в последнем (К-м) узле 32 (Аиг. 10), а в не"котором а"м, причем 1 4 аК. Приэтом в узле 32 с номером (а) будутзаписаны кодовые символы (К)-гослова информации, с в узле 32 с номером (а+1) - кодовые символы первогослова информации. Если адрес, записанный в а-м узле 32, совпадает садресом получателя инАормации, то спервого выхода а-го узла 32 на соответствующий управляющий вход узла 12поступает одиночный отрицательный импульс, который переключает узел 12и блок 10 в режим выдачи принятойинформации получателю,В режиме выдачи информации с (а+(фнг. 15 к), поступает низкий логический уровень, а с остальных - высокий, При этом разрешается поступление Ь двоичных символов первого сло"ва принятой инАормации с выходов(а+1)-го узла 32 декодирования через5Ь информационных выходов декодера 11к получателю информации. Затем низкийлогический уровень подают на (а+2)-йуправляющий вход декодера 1 1, и к получателю поступает второе слово йринятой инАормации, и так далее (Аиг.4)1 После выдачи слова инАормации с но-мером априемная сторона 9 переключается в режим Обнаружения адресадля приема следующего пакета двоичной 15информации,Узел 32 декодирования (Аиг. 1 1)работает следующим образом,В режиме обнаружения адреса принимаемая двоичная последовательностьпоступает на информационный вход регистра 33 сдвига из 2 п ячеек и записывается в него при поступлении наего тактовый вход пары отрицательныхимпульсов (фиг. 14 б, в). Фиксация 25пары отсчетов очередного двоичногосимвола в двух последовательных ячейках происходит по перепадам из "0"в "1" логического уроння указанныхимпульсов. С выходов и четных ячеек 30регистра 33 двоичная информация поступает на входы блока 36 элементовИСКЛЮЧАЮЩЕЕ ИЛИ, на другие входы которого с блока 35 поданы логическиеуровни адреса получателя информации,В случае совпадения двоичного наборана выходах регистра 33 и двоичногоадреса получателя уровень напряженияна выходе аналогового сумматора 37превысит порог переключения компара нтора 38 и логический уровень на выходе последнего изменится с "1" на"0", Указанный перепад поступаетна вход одновибратора 39, которыйпри этом генерирует одиночный отрицательный импульс.В режиме выдачи инАормации получателю в регистре 33 каждого узла32 хранится соответствующее кодовоеслово информации. Причем в силу систематичности используемого циклического кода принятое слово в явномвиде присутствует в Ь последнихячейках регистра 33 с четными номерами (считая От последовательноговхода регистра). Выходы этих Ь ячеек регистра 33 подключены к входамблока 34 буАерных элементов, которые имеют трехстабильные выходы(логических "0" и "1" и третье состояние к), что дает возможность непосредственно объединить соответствующие информационные выходы всех узлов 32 декодирования (фиг. 10), При поступлении на управляющий вход узла 32 низкого логического уровня разрешается прохождение двоичной информации через блок 34 данного узла 32 и Ъ-разрядное двоичное слово информации поступает из регистра 33 к получателю инАормации.Блок 10 тактоной синхронизации (фиг. 12) работает следующим образом.В режиме обнаружения адреса на управляющий вход формирователя 42 поступает высокий логический уровень. По положительным и отрицательным перепадам тактовых импульсов генератора 40 Аормирователь 42 генерирует короткие отрицательные импульсы, последовательность которых с его выхода поступает на управляющий вход дешифратора 43, на инАормационные входы которого поступает двоичный код с выходов счетчика 41. На счетный вход счетчика 41 непрерывно поступают тактовые импульсы с выхода генератора 40 (фиг. 14 а), ДешиАратор 43 работает как распределитель-Аормирователь пар тактовых импульсов, которые с его К выходов поступают .на тактовые входы декодера 11. После обнаружения адреса второго выхода . узла 12 на управляющий вход Аормирователя 42 поступает низкий логический уровень, запрещающий работу Аормирователя 42, с выхода которого при этом на управляющий вход дешиАратора 43 поступает высокий логический уровень, удерживающий на всех К .выходах дешифратора 43 высокий логическийуровень.Узел 12 циклоной синхронизации (фиг. 13) работает следующим образом.При включении питания узел 12 переводится в режим Обнаружения адреса путем подачи с выхода блока 48 начальной установки низкого логического уровня на входы сброса счетчика 45. регистра 46 и триггера 50, высокий логический уровень с инверсного выхода которого поступает на вход бло ка 10 тактовой синхронизации и переводит его в режим обнаружения адреса, Низкий логический уровень с прямого выхода триггера 50 запрещаетпоступление тактовых импульсов черезэлемент И 51, В режиме обнаружения адреса на всех К входах шифратора 44 и на всех выходах дешифратора 43 присутствует высокий логический уровеньь. На управляющий вход дешифрато ра 49 с инверсного вьмода триггера50 поступает аысокий логический уро вень, запрещающий работу дешифрато ра 49. После начальной установки со, держимое счетчика 45 ирегистра 46 равно нулю и на выходе блока 47 сравнения присутствует высокий логи" ческий уровень, который соответствует равенству двоичных кодов на его входах. В момент обнаружения адреса получателя в а-м узле 32 декодирования (1аК) на а-й вход шифратора 44 поступает одиночный отрицатель ный импульс, и на вторых выходах шифратора 44 формируется двоичный од. числа а. С первого выхода шифра-уора 44 на тактовые входы счетчика 45 и регистра 46 при этом поступает 25 одиночный отрицательный импульс (фиг. 14 г), по перепаду из "1" в "О" которого двоичный код числа а с вторых выходов шифратора 44 записывается в регистр 46. Равенство 30двоичных кодов на входах блока 47 сравнения нарушается (а Ф 0) и на его выходе логический уровень изменяетсяс высокого на низкий (фиг. 14). По35 , перепаду из "0" в "1" уровня одиноч, ного импульса с первого выхода шифра; тора 44 двоичный код числа а записывается в счетчик 45, при этом равенство двоичных кодов на обоих входах блока 47 сравнения восстанавли вается и на его выходе происходит , перепад логического уровня из "О" в "1", который поступает на тактовыйвход триггера 50 и переключает его в состояние, при котором на его прямом 45 выходе присутствует высокий логический уровень, а на инверсном - низкий(фиг. 14 е). Высокий логический уровень с прямого выхода триггера 50разрешает прохождение тактовых импульсов с тактового входа узла 12(фиг. 15 з), которые поступают на суммирующий вход счетчика 45, увеличивая его содержимое на единицу ло перепаду из "1" в "0" уровня каждого тактового импульса. Низкий логичес 55 кий уровень с инверсного выхода триггера 50 разрешает работу дешифратора 49 и на а-и его выходе появляется низкий логический уровень (фиг. 15 и). При поступлении на выход элемента И 51 перепада из "1" в "0" логического уровня первого тактового импульса содержимое счетчика 45 увеличивается на единицу, равенство на входах блока 47 нарушается и на его выходе устанавливается низкий логический уровень, который удерживается до К-го импульса (фиг. 14 д), перепад которого из п 1" в "О" приводит к К-иу увеличению содержимого счетчика 45. При этом вновь восстанавливается равенство на входах бло" ка 47 сравнения и логический уровень на его выходе изменяется из "0" в "1". Указанный перепад поступает на тактовый вход триггера 50 и устанавливает его в состояние, при котором низкий логический уровень с прямого выхода триггера 50 запрещает прохождение тактовых импульсов через элемент И 51 к получателю информации (фиг. 15 ж, з), Высокий логический уровень с инверсного выхода триггера 50 запрещает работу дешифратора 49 и переводит блок 10 в режим обнаружения адреса для приема следующего адресуемого данному получателю пакета двоичной инфориации.В устройстве используется смежно-групповой систематический код длиной п=31 и числом информационных сииволов,в кодовом слове Ь 16. Производящий многочлен исходного циклического (31,16)-кода я(х)х+ + х" + хф+ хэ+ хф + х+ х 4+ + хз + х + 1, проверочный многочлен Ь(х) = (хз 1 + 1)/В(х)х ф + хф + + х" + х" + х з+ хф+ х + 1. Число кодовых слов в пакете К15.Формула изобретения1. Устройство для передачи и приема информации, содержащее на передающей стороне узел управления, первый выход которого соединен с управляющим входом первого кодера, выход которого соединен с входом канала связи, на приемной стороне декодер, информационный вход которого подключен к выходу канала связи, блок так-. товой синхронизации и узел цикловой синхронизации, первые выходы которых соединены соответственно с одноименными тактовыми и управляющими входами декодера, о т л и ч а ю щ е е с ятем, что, с целью повьшения помехоустойчивости устройства, в него на передающей стороне введены второй, третий кодеры, генератор кода и элемент ИСКЛМЧА 10 ЩЕЕ ИЛИ, вход и второй выход узла управления явля,ются соответственно управляющим входом и тактовым выходом устройства, третий - седьмой выходы узла управ ления соединены соответственно с так- товым входом первого кодера, тактовым, управляющим входами генератора кода, входами установки, режима второго, третьего кодеров и генератора 15 кода и тактовыми входами второго и третьего кодеров, восьмой и девятые выходы узла управления соединены соответственно с управляющим входом. третьего кодера и одноименными управляющими входами второго кодера, информационные входы которых являются соответственно адресными и информационными входами устройства, выходы третьего кодера и генератора кода соединены соответственно с первым и вторым входами элемента ИСКЛОЧАЮЩЕЕ ИЛИ, выход которого и выходы второго кодера соединены соответственно с первым и одноименными вторыми ин формационными входами первого кодера, на приемной стороне второй выход узла цикловой синхронизации соединен с входом блока тактовой синхронизации, второй выход которого и первые выходы декодера соединены соответственно с тактовым и одноименными управляющими входами узла цикловой синхронизации, третий выход которого и вторые выходы декодера являются 40 соответственно управляющим и информа-, ционными выходами устройства.2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что узел управления содержит счетчики, дешифра тор, генератор тактовых импульсов, блок начальной установки, элемент ИЛИ, элементы ИЛИ-НЕ, формирователи импульсов, триггер, элемечт ЗА 1 РЕТ и одновибратор, первый и второй вы ходы блока начальной установки соединены соответственно с входом установки в "1" триггера и входом установки в "О" первого счетчика, выходы которого соединены с одноименными входа- ми дешифратора, выход элемента ИЛИ соединен с входом установки в "О" триггера, инверсный выход которого соединен с входом генератора тактовых импульсов, выход первого формирователя импульсов соединен с прямым входом первого элемента ИЛИ-НЕ и инверсным входом элемента ЗАПРЕТ, выход второго формирователя импульсов соединен с прямым входом второго элемента ИЛИ-НЕ, выход второго счетчика соединен .непосредственно с инверсными входами первого, второго элементов ИЛИ-НЕ и через третий формнрователь импульсов с прямым входом элемента ЗАПРЕТ, выход которого соединен с входом одновибратора, счетный вход первого счетчика объединен с первым входом второго формирователя импульсов и является входом узла управления, выход одновибратора и первый выход генератора тактовых импульсов являются соответственно первым и вторым выходами узла управления, второй выход генератора тактовых импульсов соединен со счетным входом второго счетчика и является третьим выходом узла управления, выход первого элемента ИЛИ-НЕ соединен с первым . входом элемента ИЛИ и является четвертым выходом узла управления, выход нулевого разряда дешифратора соединен с тактовым входом триггера, вторыми входами элементов ИЛИ, второго формирователя импульсов, входом первого формирователя импульсов, установочным входом второго счетчика и является пятым выходом узла управления, прямой выход триггера, выход второго элемента ИЛИ-НЕ, выход пос-леднего разряда дешифратора и выходыс первого по предпоследний разрядов дешифратора являются соответственно шестым - восьмым и девятым выходами узла управления.3. Устройство по и. 1, о т л и - .ч а ю щ е е с я тем, что декодер содержит узлы декодирования, информационные входы которых объединены и являются информационным входом декодера, тактовые и управляющие входи узлов декодирования являются соответствующими тактовыми и управляющими входами декодера, первые выходы узлов декодирования являются первыми выходами декодера, одноименные вторые выходы узлов декодирования объединены и являются вторыми выходами декодера.4. Устройство по п.З, о т л и ч аю щ е е с я тем, что узел декодирования содержит регистр, блок ключей, блок задания адреса, блок элементов