Устройство для контроля блоков оперативной памяти

СО 10 З СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН А 1 091 (И) СМ 4 С У1 ь ОПИСАНИЕ ИЗОБРЕТЕН ОСУДАРСТВЕННЫЙ НОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(56) Измерение параметров цифровых интегральных микросхем./Под ред. Д,Ю, Эйдукаса и Б.В. Орлова. М.: . Радио и связь, 1982, с. 242-245.Разработка полупроводниковых оперативных запоминающих устройств и пульта для их контроля и наладки. Отчет МЭИ, Инв. Р Г 87254, 1980, с, 32-64.( 54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ОПЕРАТИВНОЙ ПАМЯТИ( 57) Изобретение относится к вычислительной технике и может быть использовано для контроля магнитных и полупроводниковых блоков оперативной памяти. Целью изобретения является повышение достоверности контроля. Устройство содержит генератор, формирователь управляющих сигналов, счетчик адреса, блок установки адреса, первый и второй, коммутаторы, первый, второй, третий и четвертый блоки индикации, блок сброса, счетчик циклов, блок выбора адреса синхронизации, блок сравнения адресов и циклов, блок формирования признака операции, блок управления режимами, блок формирования признака режима, блок заданияначального кода, генератор псевдослучайного кода, первый и второйблоки инверсии данных, формирова"тель признака инверсии данных, блоксравнения данных, формирователь сигнала опроса, блок пуска, блок коммутации. В устройстве обеспечиваютсяследующие режимы контроля: однократная запись с остановом, тяжелая запись с многократной инверсной предысторией контроль с чередованием циклов записи и считывания; формирование тестовой программы; формированиеначального кода путем сдвига исходного кода; формирование начального кода по принципу "+1" к исходному коду;формирование упорядоченных кодов адреса; формирование кодов адреса, изменяющихся по псевдослучайному закону; формирование теста "Бегущий 0,1"в прямом и обратном порядке перебораадресов; формирование проверочногокода с инверсией по адресам, циклами признаку операции; формированиеинверсных кодов по любому выбранномуадресу; формирование инверсных кодовс, псевдослучайным распределением информации, а также диагностические режимы. 18 ил.15 17265тивной памяти. При нахождении такогоначального кода, который высвечивается в блоке 17 при останове по обнаруженной в блоке памяти ошибке, необходимо набрать его на коммутирующих5элементах 124 блока 15, переключитькоммутирующие элементы 122 и 125 вположение ПОСТ. При этом начальныйкод на входах 45 генератора 16 псевдослучайного кода не будет менятьсвоего значения во всех циклах проверки. Затем оператор выясняет причины неустойчивой работы блока памятипри записи кодами данной тестовойпоследовательности,Проверочные коды, формируемые вблоках 5 и 16 устройства, записываются в блок памяти по адресам, которые формируются с упорядоченным порядком следования или с псевдослучайным в зависимости от режима, выбранного оператором.Формирование упорядоченных кодовадреса,Для работы в этом режиме формирования адресов коммутирующие элементыво втором коммутаторе 6 адреса устанавливаются в положение, обеспечивающее трансляцию кодов адреса с выхода41 первого коммутатора 5 адреса на ЗОвыходы 31 устройства. Перед пускомустройства оператор устанавливает накоммутирующих элементах 82 блока 4установки адреса необходимую разрядность счетчика 3 адреса в соответствии с информационной емкостью испытуемого блока памяти. Так, например,для проверки блоков памяти емкостью8 К слов необходимо коммутирующие элементы 82 (фиг, 4) с 1-го по 13-й установить в положение СЧЕТ., а осталь, ные (14-й, 15-й, 16-й) - в положение"0". При этом на часть входов (с 1-гопо 13-й) группы входов 40 счетчика 3адреса (фиг. 3) с соответствующихвыходов 40 блока 4 установки адресапоступают единичные потенциалы, ана 14-й, 15-й и 16-й входы, группывходов 40 - нулевые. Следовательно,первые 13 разрядов счетчика 3 адресаЮбудут работать в счетном режиме, аостальные установлены в единичноесостояние. С выходов 38 (с 1-го по13-й) блока 4 установки адреса еди-.ничные потенциалы поступят на соответствующие входы 38 первого коммутатора 5 адреса (фиг. 5), а на остальные входы (4-й, 15-й и 16-й) 85918группы входов 38 поступят нулевые потенциалы. В результате на первых 3 выходах группы выходов 41 первого коммутатора 5 адреса будут сигналы, соответствующие сигналам на соответствующих выходах 39 счетчика 3 адреса при работе его в счетном режиме при поступлении тактовых импульсов по входу 51, а на остальных (14-м, 15-и и 16-м) выходах будут нулевые потенциалы в соответствии с положением коммутирующих элементов 82 в блоке 4 установки адреса, Если же какие-либо коммутирующие элементы 82 в блоке 4 установки адреса будут установлены в положение "1", то на соответствующих выходах из группы выходов 41 первого коммутатора 5 адреса будут потенциалы "1". Таким образом, положение коммутирующих элементов 82 в блоке 4 установки адреса определяет форму сигналов на выходах 41 первого коммутатора 5 адреса, т,е. установка любого разряда блока 4 установки адреса в положение "0" обуславливает на соответствующем выходе 41 нулевой потенциал, установка коммутирующих элементов 82 в блоке 4 адреса в "1" - на соответствующих выходах 41 первого коммутатора 5 адреса единичный потенциал, а на выходах 41 остальных разрядов будут потенциалы переключения счетных разрядов счетчика 3 адреса независимо от количества и места расположения разрядов, зафиксированных в положение "1" или "0" путем ус 1 ановки в указанные положения соответствующих коммутирующих элементов, Так формируются коды адреса в режимах работы с возрастающим порядком выбора адресов. Если,же в устройстве оператором выбран контрольный тест проверки блока памяти "Бегущий 0,1" (по .адресам), то в определенной части циклов конт- роля. Подробнее режим проверки тестом "Бегущий 0,1" будет рассмотрен,На вход 4 первого коммутатора 5адреса поступит признак инверсии в виде единичного потенциала. При этом коды адреса со счетчика 3 адреса бу- дут проходить. через коммутатор 5 адреса в инверсной форме, что будет соответствовать убывающему, но упорядоченному порядку формирования кодов адреса, которые транслируются затем через второй коммутатор 6 адреса на выходы 31 устройства и далее на265адресные входы проверяемого блокапамяти.Предложенная схема формированиякода адреса в отличие от известногоустройства позволяет устанавливатькаждый разряд адреса в любое из трехсостояний - "1", "0" или "Счет", Этодает возможность проверять блоки памяти различной емкости, отключая лишние разряды с помощью коммутирующихэлементов 82 в блоке 4 установки адреса. Кроме того, такое построениепозволяет осуществлять оперативнуюдиагностику неисправностей путемуменьшения массива проверяемых адресов в блоке памяти, устанавливая определенные коммутирующие элементы 82в блоке 4 установки адреса в положения, высвечиваемые в блоке 7 индикации адреса при останове по несравнению считанной и эталонной информации. Это позволяет быстро выйти наопределенный неисправный адрес илиминимальный массив адресов блокапамяти, при котором фиксируется сшибка,Формирование кодов адреса, изменяющихся по псевдослучайному закону,Для работы в этом режиме коммутирующие элементы во втором коммутаторе 6 остаются в положении, транслирующем коды с выходов 42 генератора16 псевдослучайных кодов на адресныевыходы 31 устройства, В блоке 5 задания начального кода коммутирующие35элементы 122 и 125 устанавливаютсяв положение СЧ,ИК (счетчик исходныхкодов), все коммутирующие элементы124 устанавливаются в положение "0",В генераторе 16 псевдослучайного кода коммутирующие элементы 131 и 132должны быть установлены в положениеПЕРЕМ, Затем устройство пускается вработу. Режим формирования адресовпри этом аналогичен предыдущему ре45жиму с той лишь разницей, что послезавершения каждых 32 циклов работыначальный код в блоке 15 изменяетсяне путем сдвига исходного кода, набранного на коммутирующих элементах24, а путем изменения исходного кода на "+1". При этом порядок формирования начальных кодов имеет упорядоченную структуру,Формирование теста "Бегущий 0,1"55в прямом и обратном порядке перебораадресов,Для работы в этом режиме операторустанавливает коммутирующие элементы 859 20 90 (в блоке 10), 122 и 125 (в блоке 15) в положение БЕГУЩ элементы94 (в блоке 10), 108 (в блоке 13), 126 (в блоке 15) и 69 (в блоке 24) в положение ЗАП/СЧИТ., элементы 131 и 32 в генераторе 16 - в положение ПОСТ., элемент 139 (в формирователе 19) - в положение "8", элемент 140 (в формирователе 19) - в положение ИНВЕРС, ЦИКЛ., все элементы 93 (вблоке 10) - в положение "0". В блоке15 задания начального кода коммутирующие элементы 124 устанавливаютсяв положение "1" или "0" в соответствии с информационной емкостью проверяемого блока памяти, например, для блока памяти емкостью 8 К слов вблоке 15 необходимо первые 13 коммутирующих элементов установить в положение "0", а остальные с 14-го по 20-й - в положение "1". В блоке 4 установки адреса первые 13 коммутирующих элементов 82 при этом должны быть установлены в положение СЧЕТ, а 14-й, 15-й и 16-й элементы 82 в положение",Рассмотрим работу устройства при проверке блока оперативной памяти емкостью 8 К слов в режиме "Бегущий 0,1". В первом такте работы первого цикла проверки блока памяти с выходов 31 второго коммутатора 6 адреса поступает код с 0" в первых тринад - цати разрядах и с "1." в 14-м, 15-ми 16-м разрядах на выходы 31 устройства и на входы 31 блока 11 сравнения адресов и циклов. При этом с выходов44 и 45 код числа с "0" в первых 13 разрядах и "1" в остальных 14-20 разрядах направляется, соответственно, на входы 44 блока 10 выбора адреса синхронизации к на входы 45 генератора 16 псевдослучайного кода, С выходов 42 генератора 16 код числа без изменения поступает ка входы 42 первого блока 18 инверсии числа. С выходов 43 блока 10 выбора адресасинхронизации начальный код в инверсном виде поступает в блок 11 сравнения адресов и циклов, При этом на обоих входах 31 и 43 схемы 95 сравкения в блоке 11 будут противоположные значения на всех разрядах, что соответствует равенству кодов на входах 31 и 43. При этом на выходе 28 блока 1 будет нулевой потенциал, а на выходе 47 - единичный (признак равенства), С выхода 47 признак ра"21 1265венства поступает в первый блок 18инверсии чйсла на вход 47. По этомупризнаку код числа в блоке 18 инвертируется и в таком виде поступает на входы 36 блока 22 сравнениячисел, а также через второй блок 20инверсии числа направляется черезвыходы 32 и информационные входыблока памяти. Таким образом, при равенстве кодов (прямого и обратного)на входах 31 и 43 блока 1 сравнения информация на информационные входы блока памяти поступит в инверсном.виде и будет записана в блок памятив нулевой адрес. При следующем 5обращении с выходов 31 второго коммутатора 6 адреса поступит первый код адреса, который направляется на адресные выходы устройства и .на входы 31 блока 11 сравнения, а на входах 43 будет по-прежнему начальный код поступающий с выходов 44 блока 15. При этом блок 11зафиксирует неравенство, т.е, навыходе 47 признак инверсии исчезнети первый блок 18 инверсии чисел пропустит код числа на выходы 36 в пря-,мом виде, который через второй блок20 инверсии пройдет на информационные входы блока памяти и по импульсу 30обращения запишется в него, В дальнейшем по мере переключения разрядовсчетчика 3 адреса блок 11 будет фиксировать неравенство значений на входах 31 и 43, в результате чего на 35его выходе 47 признака равенства небудет и все последующие коды .будутпроходить в блок памяти и записываться в прямом коде,После цикла записи начнется цикл считывания. Снова в нулевом адресе сФормируется на выходах Зб блока 18 инверсный код, который поступает на входы Зб блока 22 сравнения чисел. По импульсу обращения из блока памяти выводится число, которое поступает по входам 34 в блок 22, где оно сравнивается с эталонным на входах 36. В случае неравенства происходит останов с индикацией кода неисправноО го адреса, цикла признака инверсии, эталонного кода и неисправных разрядов, При равенстве кодов на входах 34 и 36 блока 22 сравнения чисел устройство переходит к следующему такту 55 и проверяет правильность считывания числа иэ блока памяти по первому адресу. При этом все считанные в адре 859 22сах с 1-го по и- (в нашем случае п=8192) числа должны быть в прямом коде по отношению к числу нулевого адреса, где бь 1 па записана инверсная информация, так осуществляется семь циклов считывания с целью проверки блока памяти на неразрушаемость информации при многократном считывании, При завершении каждого цикла контроля счетчик 9 циклов переключается в очередное состояние. После завершения 8-го цикла контроля (1-запись и 7-считывание) на четвертом выходе 35.4 из группы выходов 35 счетчика циклов появится единичный потенциал, поступающий на вход 35,4 формирователя 19 признака инверсии числа, на выходе 48 которого при этом появится признак инверсии, который, попадая на вход 48 первого блока 18 инверсии числа, обусловит прохождение кодов через него с входов 42 на выходы 36 в инверсном виде в следующих 8 циклах работы по отношению к предыдущим 8 циклам.После окончания 16-го цикла на пятом выходе 35.5 группы выходов 35 счетчика 9 циклов появится единичный потенциал, который поступает на вход 35,5 блока 10 выбора адреса синхро".низации, в результате чего коды на выходах 43 будут иметь инверсное значение, а на выходе 64 появляется признак инверсии (единичный потенциал), который поступает в первый коммутатор 5 адреса, При этом коды адреса через первый коммутатор 5 адреса будут проходить в инверсном виде, что обусловит выборку чисел из блока памяти в обратном (убывающемпорядке) в течение следующих б циклах контроля.1После окончания 32-го цикла конт" роля блок 15 задания начального кода переключит свое состояние на "+1", Новый код поступит через блок 10 на входы 43 блока 11 сравнения адресов и циклов. В этом случае при прохождении нулевого адреса, код которого содержит "0" в первых 13 разрядах (для блока памяти емкостью 8192), схема сравнения в блоке 11 не зафик" сирует равенство и в отличие от первых 32 циклов работы при нулевом адресе признака инверсии на выходе 47 не будет. Следовательно, в нулевом адресе проверочная информация будет записана в блок памяти в прямом коде.Затем счетчик 3 адреса сформирует859 24ресам необходимо включить коммутирующий элемент 143 в формирователе 1 признака инверсий числа (фиг. 15) в положение ИНВЕРС. АДРЕС,и соединить внешней перемычкой вход 33 формирователя 19 с тем разрядом адресной шины 31 устройства, от которого.необходимо получить инверсии чисел. Так, например, если соединить вход 33 с первым выходом группы адресных выходов 31, то признак инверсии будет появляться на выходе 48 формирователя 19 через адрес - в нечетных адресах, т,е. в 1,3,5 и т,д;, а в четных адресах 0,2,4,6 и т.д. признака инверсии на выходе 48 формирователя 19 не ьудет. Признак инверсии поступает на вход 48 первого блока 18 инверсии чисел и обуславливает прохождение кода через него с входов 42 на выходы 36 в инверсном виде, Следовательно,в нечетных адресах на выходы 32 устройства будут поступать инверсные коды, а в четных - прямые. Если же вход 33 формирователя 19 соединить с вторым выходом из группы адресных, выходов 31, то признак инверсии на выходе 48 будет появляться через два адреса, т.е. в 2,3,6,7 и т,д. адре" сах, а в других адресах, т,е. 0,1,4,5 и т.д., признака инверсии не будет, Это обусловит формирование, соответственно, инверсных и прямых проверочных кодов в указанных адресах на выходах 32 устройства. Таким образом, соединяя вход 33 формирователя 19 с любым из 16 выходов группы адресных выходов 31, можно получить 16 различных программ формирования инверсных кодов. Эти коды характерны тем, что позволяют быстро обнаруживать дефекты в микросхемах полупроводниковых накопителей типа "двойная (или п-кратная) выборка кристаюйта". Тест проверки блоков памяти кодами с,инверсией по циклам заключается в смене информации на обратную через 2 или 8 циклов в зависимости от положения коммутирующего элемента 139 в формирователе 19 признака инверсии числа. При этом каждые 2 цикла (или 8 циклов) будет дюрмироваться признак инверсии на выходе 48. При одновременном включении коммутирующих элементов 140 и 143 на выходе 48 будет . Формироваться признак комбинированной инверсии (по адресам и циклам). 23 1265 код первого адреса, который поступит через коммутаторы 5 и 6 на адресные выходы 3 устройства и на вход 31 блока 1 сравнения адресов и циклов. Схема сравнения в блоке 11 при этом5 зафиксирует равенство и на выходе 47 появится признак инверсии. Следовательно, в следующих 32 циклах будет проверяться устойчивость записи, хранения и считывания информации в пер О вом адресе блока памяти при воздействии на все другие адреса кодами инверсного содержания по отношению к коду первого адреса при прямом и обратном порядке следовайия адресов. 15 В третьих 32 циклах работы будет проверяться устойчивость 2-го адреса, затем 3-го и т.д, до тех пор, пока все адреса не пройдут проверку на .устойчивость работы в режиме "ДолблеЦние по другим адресам кодами противоположного значения. Следует отметить, что в отличие от известного устройства испытательные коды, запи. - сываемые в блок памяти в режиме "Бе гущий 0,1", меняют свое значение каждые 32 цикла, что обеспечивает проверку не только адресной части блока памяти, но и разрядной, Такая комбинированная проверка позволяет выяв- ЗО лять более сложные дефекты блоков памяти,. котррые обнаруживаются при раздельной проверке адресной части тестом "Бегущий О,",а разрядной - тестом с нарастающим значением записываемой информации в два этапа..Формирование проверочных кодов с инверсией по адресам, циклам и признаку операции.В устройстве предусмотрены режимы контроля блоков памяти инверсными кодами (помимо инверсных кодов в режиме "тяжелой" записи и инверсий в режиме проверки тестом "Бегущий 0,1".). которые позволяют обнаруживать и локализовать определенный класс ошибок более простым путем, чем .сложный и, длительный тест "Бегущий 0,1". Тест проверки с инверсией кодов по адресам заключается в том, что проверочные коды, посыпаемые в блок памяти с выходов 32 устройства, инвертируются от адреса к адресу или через 2 адреса, через 4,8 и т.д., т.е, через К адресов, где К 2 , п=2,216 .( 16 - максимальная разрядность счетчика 3 адреса в опытном образце устройства), Для реализации режима инверсии по ад"25265Тест проверки блоков памяти кодами с инверсией по признаку операции,Тест характеризуется тем,что при операции "Считывание" с выходов 32 устройства на входные информационные шины блока памяти поступают коды инверсного содержания по отношению к ожидаемому коду, который считывается из блока памяти и направляется по входам 34 в блок 22 сравнения чисел. О Тест реализуется включением коммутирующего элемента 146 во втором блоке 20 инверсии числа в положение ИНВЕРС. Рз. Сч. (инверсия разрядов записи при считывании). В этом случае при по ступлении на вход 29 второго блока 20 инверсии числа нулевого потенциала (признак считывания) эталонный код с входов 36 транслируется на выходы 32 в инверсном виде, а при наличии при О знака записи (единичный потенциал) на входе 29 код эталонной информации транслируется через блок 20 без изменения.Формирование инверсных кодов по 25 любому выбранному адресу.Этот режим характеризуется тем, что оператор может по своему усмотрению выбрать любой адрес блока памяти, в котором информация будет записы- ЗО ваться и считываться из него в инверсном коде по отношению ко всем осталвным адресам; Этот режим считается диагностическим и используется в случае обнаружения ошибок тестом "Бегущий 0,1". Для реализации режима оператор устанавливает коммутирующий элемент 90 в блоке 10 выбора адреса синхронизации в положение СЧ. ИК. или РгС. или ПОСТ. (в зависимости от режима Формирования начальных кодов блока 15), а на коммутирующих элементах 93 набирает код адреса, в котором требуется записывать информацию в блок памяти в инверсном коде,45 В формирователе 9 коммутирующий эле" мент 43 включается в положениеИНВЕРС.АДРЕС. Затем оператор соединяет внешней перемычкой выход 28 блока 1 сравнения адресов и циклов и вход 33 Формирователя 19 признака инверсии числа, а коммутирующие элемен-. ты 96-98 устанавливает в положение, соответствующее коду номера цикла, в котором будет производиться инверсия числа в выбранном адресе. Коммутирующий элемент 99 при этом должен быть установлен в положение "1" (т.е. 859 26в этом разряде схемы 95 сравнения фиксируется наличие признака инверсии, поступившего по входу 65). В этом случае при контроле блока памяти во время прохождения выбранного адреса, код которого попадает по входам 43 на схему 95 сравнения блока 11, на выходе 28 сформируется признак инверсии (единичный потенциал), который, попадая на вход 33 формирователя 19, обусловит на его выходе 48 признак инверсии, который направляется на вход 48 первого блока 18 инверсии числа. В результате этого код эталонного числа в выбранном адресе транслируется через блок 18 с входов 42 на выходы 36 в инверсном виде.При прохождении любых других адресов или в других циклах, не выбранных оператором, блок 11 сравнения. адресов и циклов выдает на выходе 28 нулевой потенциал (т,е. признака сравнения нет), который, попадая на вход 33 формирователя 19, обуславливает на выходе 48 нулевой потенциал, свидетельствующий об отсутствии признака инверсии, который поступает на вход 48 первого блока 18 инверсий числа, в результате этого числа с входов 42 транслируются через блок 18 на входы 36 в прямом коде, Рассмотренный тест позволяет исследовать устойчивость работы любого из адресов в определенном цикле при воздействии на него информацией инверсного содержания по отношению к информации записываемой по всем другим адресам, или в другом цикле проверки, Причем выбранный адрес и цикл может быть сменен только путем переключения коммутирующих элементов 93 в блоке 1 О выбора адреса синхронизации и элементов 96-98 в блоке 11 сравнения адресов и циклов.Формирование инверсных кодов с псевдослучайным распределением информации.Проверка блоков памяти в "тяжелых" режимах контроля с инверсией по адресам, циклам и признаку операции в сочетании с псевдослучайным распределением информации обеспечивается в двух вариантах:При комбинации ранее рассмотренных режимов "тяжелой" записи с включением теста "Псевдослучайный код" в генераторе 16 псевдослучайного кода и одновременном включении режи" ма инверсии по адресам, а при после27 1265лующем переводе в режим считыванияи с включением инверсии по признакуоперации,2. При комбинации ранее рассмотренных режимов контроля с чередованием циклов записи-считывания с режимом Формирования кодов адреса сциклическим сдвигом младшего разряда адреса или с режимом Формированиякодов адреса, изменяющихся по псевдо Ослучайному закону с одновременной инверсией информации по адресам, циклами признаку операции (или без инверсий).Такие комбинации режимов создают 15тяжелые условия работы блоков памяти,позволяющие выявлять дефекты болеевысокого порядка, которые не обнаруживаются при проверке блоков памятикаждым из приведенных режимов в отдельности.Диагностические режимы работыустройства.При останове устройства в результате обнаруженйя неисправности при 25контроле блока памяти в блоке 7 индикации адреса высвечиваются код адреса и код цикла, при котором произошелостанов. Кроме того, индицируетсяпризнак инверсии, указывающий, при З 0прямом или инверсном проверочном кодепроизошел останов, Для локализациинеисправности оператор сужает областьспрашиваемых адресов памяти путем установки коммутирующих элементов 82 в35блоке 4 установки адреса в положения,соответствующие коду адреса, высвечиваемому в блоке 7 индикации адреса,По мере сужения области адресов проверяется обнаруживаемость ошибок. Ес ли при каком-либо минимальном массиве адресов ошибка перестает выявляться, то устанавливают минимальный массив адресов, при котором ошибка Фиксируется, и далее с помощью осциллографа исследуется причина неисправнойработы. Для этого коммутирующий элемент 152 в блоке 22 сравнения чиселотключают, в результате. чего послепуска устройства останова по неисправности не будет,Осциллограф целесообразно синхронизовать от выхода 29 признака операции. Конкретное место неисправности определяется с помощью признака 55 неравенства на выходе 30 блока 22 сравнения данных. Для этого .сигнал подают с выхода 30 на вход осцилло 859 28графа, и запоминают местоположениепризнака ошибки (импульс отрицательной полярности). Затем исследуют характерные точки блока памяти, наблюдая сигналы в данном участке развертки луча осциллографа. Это позволяетбыстро находить. причину неисправности. Синхронизация осциллографа можетосуществляться и от любого разрядаадреса на выходах 31 устройства, атакже от любого выбранного оператором адреса на выходе 28 блока 11сравнения адресов и циклов. Такаясинхронизации необходима, когда неудается локализовать ошибку путемсокращения массива опрашиваемых адресбв блока памяти, т,е. ошибка в каком-либо адресе проявляется толькопри переборе большого количестваадресов, а при попытке сузить массивадресов ошибка исчезает. В этом случае оператор набирает на коммутирующих элементах 93 блока 10 выбора адреса синхронизации код адреса, прикотором происходит останов при минимально возможном массиве адресов,установленном с помощью блока 4 установки адреса, Затем на коммутирующихэлементах 96-98 в блоке 11 сравненияадресов и циклов набирается код цикла, в котором произошел останов, и вслучае свечения элемента индикации,сигнализующего о наличии признакаинверсии в блоке 7 индикации адреса,включается коммутирующий элемент 99в блоке 11. Осциллограф в этом случае синхронизуется сигналом с выхода28 блока 11 сравнения адресов и циклов, Затем оператор выключает коммутирующий элемент 152 в блоке 22 сравнения чисел и исследует работу блокапамяти при прохождении выбранного имадреса. Ориентиром местоположенияошибки при этом служит сигнал нера-,венства на выходе 30 блока 22 сравнения чисел. При проверке блока памяти тестом "Бегущий О," с выхода 28 блока снимается признак инверсии, который определяет инверсию числа в каком- либо определенном адресе. Этот признак инверсии и может использоваться для синхронизации осциллографа, так как именно адрес, на который воздействуют инверсным кодом, находитсяв более тяжелых условиях и его требуется исследовать, 29 12658По желанию оператора осциллограф можно синхронизировать непосредственно от признака ошибки, т,е. сигналом с выхода 30 блока 22 сравнения данных, зто позволяет набпюдать характер неисправности при запуске развертки луча в момент появления признака ошибки.Формула изобретения 1 ОУстройство для контроля блоков оперативной памяти, содержащее генератор, первый вход которого соединен с первым выходом блока пуска, а первый выход подключен к первому входу формирователя управляющих сигналов, первый выход которого соединен с входом формирователя сигнала опроса и является первым управляющим 20 выходом устройства, а второй выход подключен к синхровходу счетчика адреса, вход сброса которого соединен с первым выходом, блока сброса, а входы начальной установки и выходы под ключены соответственно к выходам блока установки адреса и входам первой группы первого коммутатора, блок сравнения данных, первый вход которого соединен с выходом формирова- .ЗО теля сигнала опроса, входы первой группы являются информационными входами устройства, входы второй группы подключены к выходам группы блока инверсии данных, входы третьей группы соединены с выходами блока коммутации и с входами первой группы первого блока индикации, выходы группы подключены к входам второй группы первого блока индикации, а первый выО ход соединен с вторым входом генератора, счетчик циклов и второй блок индикации, о т л и ч а ю щ е е с я тем, что, с целью повьппения достоверности контроля, в устройство вве" 45 дены блок местного управления, второй коммутатор, блок выбора адреса 1.синхронизации,блой сравнения адресов и циклов, блок задания начального кода, генератор псевдослучайного ко" 50 да, второй блок инверсии данных, третий и четвертый блоки индикации,причемвходы группы блока местного уп-, равления соединены с выходами счетчика циклов, первый и второй выходы 55 блока местного управления подключены .к первому и второму входам блока сравнения адресов и циклов, третий 59 30и четвертый выходы соединены с первым и вторым входами первого блока инверсии данных, пятый и шестой выходы подключены к второму и третьемувходам блока сравнения данных, первый вход соединен с первым выходом блока сброса и с первым управляющим входом ачетчика циклов, а второй вход блока местного управления подключен к второму выходу блока сброса, второму уг;равляющему входу счетчика циклов, к первым входам блока пуска и блока задания начального кода, второй вход которого соединен с входом блока выбора адреса синхронизации и с одним из выходов счетчика циклов, соответствующие выходы которого подключены к первому, второму и третьему управляющим входам второго блока индикации, четвертый управляющий вход которого соединен с третьим входом блока сравнения адресов и циклов и с выходом первого блока.инверсии данных а информационные входы подключены к выходам второго коммутатора, входом первой группы блока сравнения адресов и циклов и являются адресными выходами устройства, первый вход генератора псевдослучайного кода соединен с вторым выходом формирователя управляющих сигналов, второй вход подключен к третьему выходу бло" ка сброса, третьему входу генератора, второму входу формирователя управляющих сигналов и к четвертому входу блока сравнения данных, входы группы генератора псевдослучайного кода соединены с выходами первой группы . блока задания начального кода и с входами третьего блока индикации, а выходы подключены к входам первой группы второго коммутатора и группы первого блока инверсии данных, третий вход которого соединен с первым выходом блока сравнения адресов и циклов, второй вход которого подключен к соответствующему выходу счетчика циклов, второй выход является выходом синхронизации устройства, а первый вход и входы группы подключены к первому выходу и к выходам группы блока выбора адреса синхронизации второй выход которого соединен с управляющим входом первого коммутатора, а входы группы подключены к вьщодам второй группы блока задания начального кода, третий вход которого .соединен с вторым выходом генератора, входы второй группы первого коммутатора соединены с выходами второй группы блока установки адреса,. а выходы подключены к входам второй группы второго коммутатора адреса, пятый и шестой входы и второй и третий выходы блока сравнения данных соединены соответственно с первым и вторым выходами и с вторым и третьим входами блока пуска, седьмой вход подключен к седьмому выходу блока мес ного управления и к управляюще 65859 3.2му входу второго блока инверсииданных , входы группы которого со един ены с выходами группы первого блокаинверсии данных , а выходы подключены к входам четвертого блока индикации и являются информационнымивыходами устройства, восьмой выходблока местного управления и четвер-.тый выход блока сравнения данных яв О ляются соответственно вторым управляющим выходом и выходом признаканеисправности устройства.а 5 50 55 Изобретение относится к вычислительной технике и автоматике и можетбыть использовано для контроля магнитных и полупроводниковых блоковоперативной памяти.Целью изобретения является повыщение достоверности контроля.На фиг.приведена схема устройства для контроля блоков оперативнойпамяти; на фиг, 2 - схема формирователя управляющих сигналов; на Фиг,Зсхема счетчика адреса; на Фиг, 4схема блока установки адреса; нафиг. 5 - схема первого коммутатора;на фиг, 6 - схема блока сброса; нафиг. 7 - схема блока выбора адресасинхронизации; на фиг. 8 - схема блока сравнения адресов и циклов; наФиг. 9 - схема блока формированияпризнака операции; на фиг. 10 - схема блока управления режимами; нафиг, 11 - схема блока формированияпризнака режима; на фиг. 12 - схемаблока задания начального кода; нафиг. 13 - схема генератора псевдослучайного кода; на Фиг, 14 - схемапервого блока инверсии данных; нафиг, 15 - схема формирователя признака инверсии данных; на фиг. 16 - схема второго блока инверсии данных;на Фиг, 17 - схема блока сравненияданных;на фиг. 18 - схема блока пуска,Устройство для контроля блоковоперативной памяти (фиг, 1) содержитгенератор 1, формирователь 2 управляющих сигналов, счетчик 3 адреса,блок 4 установки адреса, первый 5 ивторой 6 коммутаторы, второй блок 7индикации, блок 8 сброса, счетчик 9циклов, блок 10 выбора адреса синхронизации, блок 11 сравнения адресови циклов, блок 12 формирования признака операции, блок 13 управлениярежимами, блок 14 формирования признака режима, блок 15 задания начального кода, генератор 16 псевдослучайного кода, третий блок 7 индикации,первый блок 18 инверсии данных, Формирователь 19 признака инверсии данных, второй блок 20 инверсии данных,четвертый блок 21 индикации, блок 22сравнения данных, формирователь 23сигнала опроса, блок 24 пуска, блок25 коммутации, первый блок 26 инди-кации первый управляющий выход 27устройства (выход импульса обраще-,ния), выход 28 синхронизации, второй 5 О 15 20 25 ЗО 35 ао управляющий выход 29 (признак операции), выход 30 признака неисправнос-,ти.Блоки 12, 13, 14 и 19 со связямиобразуют блок местного управления. Нафиг, 1 показаны также связи 31-74.Формирователь 2 управляющих сигналов (фиг. 2) содержит элемент НЕ 75,элемент И-НЕ 76, элемент И 77, 1)триггер 78, элемент 79 задержки.Счетчик 3 адреса (Фиг. 3) содержит счетчик 80 дешифратор 81,Блок установки адреса (фиг. 4)содержит коммутирующие элементы 82.Первый коммутатор (Фиг. 5) содержит первую 83 и вторую 84 группыэлементов ИСКЛЮЧАЮЩЕЕ ИЛИ.Блок сброса (фиг. 6.) содержитэлемент 85 задержки, элемент И 86,триггер 87, коммутирующий элемент 88,Блок 1 О выбора адреса синхронизации (фиг, 7) содержит группу элементов И-НЕ 89, переключатель 90, элемент И-НЕ 91, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 92, переключатели 93 и 94.Блок 11 сравнения адресов и циклов(фиг. 8) содержит группу элементовИСКЛЮЧАЮЩЕЕ ИЛИ 95, переключатели96-99, элементы И-НЕ 100 и 101, элемент И-ИЛИ-НЕ 02, элемент И 103.Блок 2 формирования .признака операции (фиг. 9) содержит элементы,И-НЕ104-107.Блок 13 управления режимами(фиг. 10) содержит коммутирующий элемент 108, триггер 109.Блок 4 формирования признака режима (Фиг. 11) содержит элементыИ-НЕ 110-112, триггер 113, элементИ-НЕ 114. Блок 15 задания начального кода(Фиг. 14) содержит элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 135-137,Формирователь 19 признака инверсии данных (фиг, 15) содержит элемент(фиг. 16) содержит группу элементовИСКЛЮЧАЮЩЕЕ ИЛИ 144, элемент И 145,коммутирующий элемент 146.Блок 22 сравнения данных (фиг. 17)содержит группу элементов ИСКЛЮЧАЮЩЕЕОИЛИ 147, группу элементов И 148, элемент И 149, элементы И-НЕ 150 и 151,коммутирующий элемент 152, триггеры153 и 154, элементы И-НЕ 155-158,элемент ИЛИ-НЕ 159, элементы 160 и 5161 индикации.Блок 24 пуска (фиг, 18) содержитмультивибратор 162, конденсатор 163,коммутирующий элемент 164, элементИ-НЕ 165, счетчик 166, инвертор,167,коммутирующие элементы 168 и 169,кнопку 170 пуска, триггер 171, элемент 172 задержки, элемент И-НЕ 173,Устройство работает следующим образом.25Режим проверки контролируемогоблока памяти задается коммутирующимиэлементами 94 (в блоке 10 выбора адреса синхронизации), 108 (в блоке 13управления режимами), 126 (в блоке15 задания начального кода) и 169(в блоке 24 пуска).Однократная запись с остановом.Для работы в этом режиме указанныекоммутирующие элементы устанавливают ся в положение "Запись", При этомначальный код теста на выходах 45блока 15 будет постоянным, равнымкоду, набранному оператором на коммутирующих элементах 124 в блоке 15 за дания начального кода. Блок 13 формирует сигналы управления на выходах68, 7 и 73 - "Лог.1", а на выходе72 - Олог.ои./- Нулевой потенциал с выхода 72 , 45поступает на вход 72 блока 12 управления режимами, где по этому сигналу формируется признак записи единичного потенциала, который с выхода 29блока 12 направляется на выход 29 50устройства и далее в блок памяти.Кроме того, сигнал с выхода 29 блока12 поступает на вход 29 второго блока 20 инверсии данных, не вызываякакой-либо реакции в его работе, а 55также на вход 29 блока 22 сравненияданных, где при этом запрещаетсяформирование признака ошибки, В бло 5859 4ке 24 пуска в режиме "Запись" отключается схема автоматического пуска,так как после окончания записи повсем адресам блока памяти должен произойти останов без повторных пусковустройства. Затем оператор устанавливает в исходное состояние следующиеузлы (блоки) устройства; в генераторе 16 псевдослучайных кодов выбираетнужный тест проверки (постоянный,сдвиговый или переменный); в генераторе 1 тактовых импульсов устанавливает требуемый период обращения; вблоке 4 установки адреса устанавли вает требуемую разрядность адреса;в блоке 15 задания начального коданабирает нужный исходный код; принеобходимости проверки тестом "Инверсия по адресам" включает коммутирующий элемент 143 в формирователе 19признака инверсии числа, при этомнеобходимо врешней перемычкой соеди,нить вход 33 с тем разрядом адресана выходе 31 устройства, от которогодолжна производиться инверсия чисел.Затем оператор нажимает кнопку 88"Сброс" в блоке 8 сброса, При этомна выходе 49 блока 8 сброса появляется обнуляющий потенциал, который устанавливает в исходное состояние генератор 1 тактовых импульсов, форми;.рователь 2 управляющих сигналов,счетчик 3 адреса, генератор 16 псевдослучайного кода и блок 22 сравненияданных.С выхода 60 обнулящий сигналпоступает в счетчик 9 циклов, в блок15 задания начального кода и в блок24 пуска,Сигналы, снимаемые с выходов 49и 60 блока 8 сброса, устанавливаютв исходное состояние перечисленныеблоки и узлы устройства. Сигналы обнуления на блоки устройства поступают по разным шинам (49 и 60) так1как по шине 60 посылается сигналтолько от нажатия кнопки 88, а по шине 49 - как от кнопки 88, так и поимпульсу конца цикла, поступающемув блок 8 сброса по входу 59 с выхода:переполнения счетчика 3 адреса, После установки в исходное состояниеблоков и узлов устройства операторнажимает кнопку 170 в блоке 24 пуска,на выходе 52 которого при этом формируется короткий импульс отрицательной полярности, который с выхода 52направляется в блок 22 сравнения чисел, где при этом на выходе 57 сни 5 265 мается сигнал запрета и появляется сигнал разрешения нулевой полярности, поступающий далее через блок 24 пуска на вход 58 блока 22 сравнения данных, на выходе 53 которого при этом формируется единичный потенциал разрешения, поступающий на вход 53 генератора 1 тактовых импульсов. При этом генератор 1 начинает вырабатывать тактовую последовательность, которая р с выхода 50 направляется на вход 50 формирователя 2 управляющих .сигналов, на выходе 27 которого вырабатываются импульсы обращения к блоку памяти, а на выходе 51." тактовые импульсы пе реключения счетчика 3 адреса, Таким образом, при каждом переключении счетчика 3 адреса формируется новый код адреса, который транслируется через первый и второй коммутаторы 5 2 р и 6 адреса на адресные выходы 31 устройства. Одновременно с появлением внеочередного адреса на выходе 27 формируется импульс обращения, посылаемый в блок памяти. Кроме того, в 25 блоке 6 псевдослучайного кода формируется испытательный код, который транслируется через первый блок 18 инверсий числа, где при наличии признака инверсии на входе 48 код числа зр будет проходить на выход 36 в инверсной форме, а при отсутствии признака инверсии - в прямом коде. Затем код числа транслируется через второй блок 20 инверсии данных (в режиме35 "Запись" коды в блоке 20 не изменя- ются) на выходы 32 устройства, и далее испытательный код поступает на ифнормационные входы блока памяти. При этом происходит запись ,этого кода по адресу, поступившему в блок.памяти с выходов 31 устройства.Код числа на выходе 32 устройства может изменять свое значение при каждом новом обращении в зависимости 4 от выбранного оператором режима работы генератора 16 псевдослучайного кода или от признака инверсии, поступающего по входу 48 с формирователя 19 признака инверсии данных, что обеспечивает динамику смены кодов в5 Р отличие от режима статического изменения испытательного кода в известном устройстве. При достижении максимального значения счетчиком 3 адресана его выходе 59 появляется импульсконца цикла, который поступает вблок 8 сброса, на выходе 61 которогопри этом формируется импульс, который 859 анаправляется на вход 61 блока 14 формирования признака режима, в результате чего на выходе 74 блока 4 появляется единичный потенциал окончания цикла записи, который поступает на вход 74 блока 22 сравнения чисел, где триггер 154 переключается в положение останова, на выходе 57 появляется потенциал, который транслируется через блок 24 пуска на вход 58 блока 22 сравнения. При этом на выходе 53 блока 22 появится нулевой потенциал, который поступает на вход 53 генератора 1 тактовых импульсов и останавливает его работу. В блоке 22 сравнения чисел гаснет элемент индикации НОРИА и зажигается - БРАК,что свидетельствует об окончаниицикла записи испытательных кодов в блок памяти. Далее, в случае необходимости, блок памяти может выдерживаться без каких-либо воздействий со стороны устройства контроля для проверки устойчивости хранения информации при отсутствии обращения к блоку памятиПосле окончания цикла записи оператор может перевести устройствоконтроля в режим циклического считывания. Для этого необходимо установить нужную разрядность блока 25 в соответствии с разрядностью блока памяти, переключить коммутирующие элементы 94 (в блоке 10), 108 (в блоке 13), 126 (в блоке 15) и 169 (в блоке 24) в положение СЧИТ (циклическое считывание). При этом с выхода 68 блока 13 управления режимами поступает нулевой потенциал на вход 68 блока 12 формирования признака операции, обуславливающий нулевой потенциал (признак считывания) на выходе 29. Затем оператор нажимает кнопку 88 в блоке 8 сброса. При этом, аналогично режиму записи, устанавливаются в исходное состояние блоки и узлы устройства, Затем оператор нажимает кнопку .170 в блоке 24 пуска, после чего, как и в режиме записи, генератор 1 начинает вырабатывать тактовые импульсы, формирователь 2 формирует сигналы обращения на выходе 27 к блоку памяти. Одновременно импульс обра"щения поступает на вход 27 блока 23. Счетчик 3 адреса вырабатывает первый код адреса, направленный через коммутаторы 5 и 6 на адресные выходы 31 устройства и далее на входные адресные шины контролируемого блока памя 7 1265ти, С выхода 29 блока 12 формированияпризнака операции на вход блока памяти поступает нулевой потенциал, означающий признак считывания,По импульсу обращения из блока па 5мяти считывается информация, котораябыла записана в цикле записи по адресу, код которого н данный момент действует на выходах 3 устройства.При этом считанный из блока памятикод числа поступает по входам 34 устройства контроля на первую группувходов блока 22 сравнения данных, навторую группу нходон 36 которого вэто время с генератора 16 псевдослучайного кода через первый блок 18инверсий числа поступает код эталонного (ожидаемого) числа. На входе 29блока 22 действует нулевой потенциалпризнака считывания, разрешающий 20прохождения. результата сравнения чисел (поступивших в блок 22 на схему147 сравнения с входов 34 и 36) наР-вход Р-триггера 154 (фиг. 17). Свыхода 56 блока 23 в это время поступает сигнал опроса схемы сравнения.Он задержан в блоке 23 относительноимпульса обращения, поступившего вблок 23 по входу 27, на величину,соответствующую времени задержкиинформации, считанной иэ блока памяти относительно импульса обращения,Сигнал опроса схемы сравнения повходу 56 поступает в блок 22 сравнения чисел на синхровход триггера 154,35который записывает (и запоминает) результат сравнения, поступивший наего Р-вход.Если сравнение произошло (кодычисел на входах 34 и 36 равны), то втриггер 154 запишется "1". В этомслучае признака неравенства (импульснулевой полярности) на выходе 30 бло"ка 22 не будет. Единичное состояниетриггера 154 обусловит на выходе 5745нулевой потенциал равенства, которыйтранслируется через блок 24 пуска навход 58 блока 22, что обусловит единичный потенциал на выходе 53, который разрешает продолжить работу гене-ратору 1 тактовых импульсов, Если же50в триггере 154 запишется "0", чтосвидетельствует о неравенстве кодовна входах 34 и 36, то на выходе 30появится признак ошибки, а на выходе57 - единичный потенциал неравенства,55который транслируется через блок 24пуска на вход 58 блока 22 и далее через элемент ИЛИ"НЕ 159 на выход 53 859 8в ниде нулевого потенциала, который направляется на вход 53 генератора 1 тактовых импульсов, прерыная его работу. При этом н блоке 7 индикации кода адреса высвечивается код адреса и признак инверсии, при которых зафиксирована ошибка. В блоке 21 индицируется эталонный код, в блоке 17 - начальный код тестовой программы, а н блоке 26 - те разряды числа, в которых произошло несравнение ожидаемой и считанной информации. При необходимости оператор может н блоке 25 отключить от сравнения те разряды, которые высветились в блоке 26 индикации неисправных разрядов при останове и нажатием кнопки 170 н блоке 24 пуска продолжить проверку блока памяти. Это позволяет определить количество неисправных разрядов в контролируемом блоке памяти, не приступая к диагностике ошибок с целью определения обьема регулировки и оптимального пути локализации и нахождения ошибки.При отключении неисправных разрядон признак ошибки на выходе 30 блока 22.сравнения чисел исчезает, что бывает не всегда удобно при диагностике ошибок с помощью осциллографа, когда признак ошибки на выходе 30 ну.жен для ориентирования на экране осциллографа. В этом случае необходимо подключить неисправный разряд в блоке 25 к схеме сравнения, но так как в этом случае будет происходить останов генератора 1 тактовых импульсов, то это не позволит наблюдать на осциллографе в периодическом режиме развертки характер неисправности. В этом случае оператор отключает коммутирующий элемент 152 (фиг. 17) в блоке 22, При этом останов отключается, но на выходе 30,будет появляться признак ошибки в момент ее обнаружения при непрерывном считывании информации иэ блока памяти. Рассмотренный режим работы, в отличии от известного устройства, позволяет проводитьбыструю диагностику обнаруженных ошибок. Кроме того, наличие ступенчатой задержки сигнала опроса схемысравнения в блоке 23 по отношению к импульсу обращения с проградуированной шкалой задержки позволяет проверять не только наличие считанной информации в какой-то определенный и постоянный момент временино ивести измерение минимального времени9 2658 выборки чисел из блока памяти, так как этот параметр предусматривается в технических характеристиках на блоки памяти.Режим тяжелой записи с многократной инверсной предысторией.Этот режим необходим для проверки магнитных оперативных запоминающих устройств, для которых характерна остаточная магнитная предыстория, 10 связанная с накоплением намагниченности в Ферритовых накопителях. Смысл режима с тяжелой записью заключается в том, чтобы многократно воздействовать на каждую ячейку памяти сигнала ми определенного знака, а затем произвести однократную запись кода противоположного значения. Это позволяет выявить неоптимальные соотношения сигналов временной диаграммы и токов 20 в цепях записи и считывание в блоках с магнитными накопителями информации.В устройстве приведенный режим реализуется установкой коммутирующих элементов 94 (в блоке 10), 108 (в 25 блоке 13), 126 (в блоке 15) и 169 (в блоке 24) в положение ТЯЖЕЛ. В этом режиме работы сброс в исходное состояние блоков и узлов и пуск устройства, а также формирование импульса З 0 обращения на выходе 27 и кодов адреса аналогичен рассмотренным режимами работы. Режим "тяжелой" записи отличается от режима однократной записи тем, что в первые 31 циклов записи (цикл - время полного перебора значений счетчика 3 адреса в соответствии с,количеством счетных разрядов) с выхода 69 блока 14 формирования признака режима действует приэнак инверсии, поступающий на вход 69 первого блока 18 инверсии,. числа, В результате этого в. первые 31 циклов записывается информация в обратном коде,45Затем признак инверсии.на выходе 69 блока 4 выключается и ведется . один цикл (32-й) записи прямого кода в испытуемый блок памяти. Босле этого триггер 119 (Фиг. 11) в блоке 14 переключается по положительному Фронту50 импульса с выхода дешифратора 110 в единичное состояние, вызывая появление единичного потенциала на выходе 74 и нулевого - на выходе 54, которые направляются в блок 22 сравнения чисел, а затем, как и в режиме однократной записи, через блок 24 пуска обуславливают появление признака 59 1 Оостанова (.нулевого потенциала) на выходе 53, который направляется на вход 53 генератора 1 тактовых импульсов и останавливает его работу, В блоке 22 (фиг, 17) при этом гаснетэлемент 161 индикации НОРМА, зажигается элемент 160 - БРАК, что означает окончание режима тяжелой записи, при котором был произведен 31 цикл записи в испытуемый блок памяти информации обратного кода и один цикл - прямого кода, Это означает, что каждая ячейка магнитного накопителя была подвергнута 31 раз намагничиванию одного знака, а затем один раз намагничиванию противоположного знака. После этого устройство контроля может быть переведено в режим считывания (см, описанный режим считывания). Если при этом ошибок в считанной информации нет, то это свидетельствует об оптимальном сочетании временной диаграммы сигналов управления и токов записи и считывания в магнитном блоке памяти. Введение режима контроля "тяжелой" записью расширяет область испопьзования предлагаемого устройства по сравнению с известным,Режим контроля с чередованием циклов записи и считывания. Для работы в этом режиме коммути" рующие элементы 94 (в блоке 1 О), 108(в блоке 24) устанавливаются в положение ЗАП./СЧИТ. Цикличность работы определяется положением коммутирующего элемента 139 в Формирователе19 признака инверсии данных. При установке элемента 139 в положение "2"устройство работает на 2 цикла - в первом осуществляется запись проверочных кодов по всем адресам, а во втором - считывание со сравнением и Фиксацией ошибок, и далее процесс контроля повторяется. При .установкекоммутирующего элемента 139 в положение "8" устройство работает на 8 циклов " в нервом производится запись проверочных кодов в блок памяти, ав следующих 7 циклах - считывание сосравнением и фиксацией ошибок, и затем процесс повторяется. При этомреализуется проверка работоспособности блока памяти тестом "Разрушение считыванием", так как далее следуютеще 6 циклов считывания с проверкой сохранности информации после преды 1 2658 дущего считывания. Особенно это важно для блоков памяти с регенерацией информации, разрушающейся в магнитном накопителе при считывании, В исходное состояние устройство приводится нажатием кнопки 88 в блоке 8 сброса, При этом блоки и узлы устройства устанавливаются в начальное состояние как и в рассмотренных режимах контроля. На входы 68, 7 и 72 блока 12 формирования признака операции посту- пают с соответствующих выходов блока 13 управления режимами разрешающие единичные потенциалы.5Режим формирования признака операции в блоке 12 зависит от цикличностиработы, определяемой, как указывалось, коммутирующим элементом 139 в формирователе 19. Допустим, элемент 139 установлен в положение "2", в этом случае на вход 70 из блока 19 поступает нулевой потенциал, запрещающий прохождение сигналов через элементы И-НЕ 105 и 106 в блоке 2. При этом на дешифратор 104 признака операции поступают сигналы только с первого разряда счетчика 9 циклов (по входу 35.1). В первом цикле со счетчика 9 циклов по входу 35.1 приходит нуле 30 вой потенциал, который обуславливает на выходе 29 блока 12 единичный потенциал, т.е. признак записи, направляющийся с выхода 29 устройства на вход блока памяти и в блок 22 сравнения данных,В блоке 22 в цикле "Запись" запрещается сравнение информации, После перебора всех значений счетчиком 3 адреса (т.е. окончания записи по всем адресам) импульс переполнения со счетчика 3 адреса поступает.на вход 59 блока 8 сброса. При этом на выходе 61 .блока 8 сброса появится импульс, который поступает в счетчик 9 циклов и переключает его в состояние "1", т,е. первый разряд будет находиться в положении "1", а остальные 2-5 разряды - в положении "0", В этом случае на вход 35.1 блока 12 поступит единичный потенциал, который обусловит появление нулевого потенциала (признак считывания) на выходе 29 блока 12, который посылает на выход 29 устройства и. переключает блок памяти в режим считывания, одновременно разрешая бцоку 22 производить сравнение считанной и эталонной информации с фиксациейошибок. После завершения цикла считы 59 12вания (если ошибки в блоке 22 сравнение данных не зафиксированы) снованачинается цикл записи и работа повторяется, Если при считывании в каком-либо адресе фиксируется ошибка,то блок 22 при взаимодействии с блоком 24 пуска формирует сигнал нулевой полярности на выходе 53, который,поступая в генератор 1 тактовых импульсов, останавливает его работу.При этом в блоках индикации 7,17,21и 26 высвечиваются, соответственно,код адреса, начальный код тестовойпрограммы, код эталонного числа и номера неисправных разрядов. При нажатии кнопки 170 в блоке 24 пуска устройство продолжит контроль до следующего адреса с неверно считанной изблока памяти информацией. Если в формирователе 19 коммутирующий элемент139 установлен в положение "8", тона вход 70 блока 12 формирования признака операции поступает единичныйпотенциал, разрешающий прохождениесигналов второго и третьего разрядовсчетчика 9 циклов, поступающих повходам 35.2 и 35.3 через элементы ИНЕ 105 и 106 (фиг, 9) на входы дешифратора 104. При этом в первом циклеработы на выходе 29 блока 12 будетединичный потенциал - признак записи, а в циклах с второго по восьмой,в соответствии с кодами счетчика 9циклов, будет нулевой потенциал,т.е, на выходе 29 будет признак считывания,Рассмотренные режимы циклического чередования операций записи и считывания имеют принципиальное отличие от режима проверки блоков памяти в известном устройстве, выражающееся в том, что коды адреса изменяются с максимальной частотой, предусмотренной техническими характеристиками на данный блок памяти. Кроме того проверочные коды на выходах 32 устройства могут изменяться в каждом новом адресе по программе, выбранной оператором. Это обеспечивает комбинированную проверку блока памяти на максимальное быстродействие при одновременной проверке блока памяти на кодовую устойчивость и на устойчивость к разрушению информации считыванием,Формирование тестовой программы.Проверочные коды данных, посылаемые в испытуемый блок, формируются13 1265при взаимодействии блока 15 заданияначального кода, генератора 6 псевдослучайных кодов и первого блока 18инверсий числа.Кодовые комбинации могут формиро 5ваться как с постоянным, так и с переменным начальным кодом,Режим формирования проверочных кодов в генераторе 16 псевдослучайныхкодов при постоянном начальной коде 1 вустанавливается оператором с помощьюкоммутирующих элементов 90 (в блоке10), 122 и 125 (в блоке 15), которыев этом случае должны быть установлены в положение ПОСТ. (постоянный начальный код). Далее оператор набираетнужный код числа на коммутирующихэлементах 124 (Фиг. 12) блока 15 задания начального кода и при нажатиикнопки 88 (Фиг. 6) в блоке 8 сброса 2 пвводит этот код в блок 15, с выходов45 которого этот код поступает в генератор 16 псевдослучайного кода,где в зависимости от теста, установленного оператором с помощью коммутирующих элементов 131 и 132 (фиг. 13),и Формируется тестовая программа, Если элементы 131 и 132 установленыв положение ПОСТ то этот код с приходом сигнала начальной установки,поступающего по входу 49 в генератор16 псевдослучайного кода, переписывается в регистр числа 130 и появляется на выходах 42 и затем направляется через первый блок,18 инверсииданных на входы 36 блока 22 сравнения,данных и далее через второй блок 20инверсии чисел - на выходы 32 устройства и затем на информационные входыблока памяти. В этом режиме работы .4блока 15 задания начального кода игенератора 16 псевдослучайного кодаинформация на их выходах 45 и 42 остается постоянной во всех адресах ициклах проверки и может изменитьсялишь переключением коммутирующихэлементов 124 в блоке 15 задания начального кода,При установке коммутирующих элементов 131 и 132 в генераторе 16 псевдослучайного кода в положение СДВИГ. (сдвигающий код) на выходах .42 генератора 16 формируются проверочные коды, изменяющиеся при каждом новом обращении к блоку памяти, пу" тем сдвига начального кода, поступившего по входам 45, на один разряд в сторону старших разрядов с кольцевым 859 14переносом из старшего в младший разряд. Этот режим позволяет Формировать тесты типа "Бегущая 1 или 0" по разрядам информационного слова или тест"Шахматный код" (т.е, чередующийся код 101010 со смещением по адресам) или двигающиеся тесты с произвольным начальным кодом, установленным в блоке 15 задания начального кода. Тест "Бегущая 1 или 0" по разрядам повзоляет выявлять кодовую неустойчивость блоков памяти при воздействии на один из информационных разрядов сигналом одной полярносТи.а на другие - сигналами противоположного знака со смещением "1" ("0") при каждом новом обращении, Тест пШахматный код" выявляет межразрядные влияния в магнитных накопителях. При установке коммутирующих элементов 31 и 132 в положение ПЕРЕМ, (переменный или псевдослучайный код) навыходах 42 генератора 16 формируютсяпроверочные коды, изменяющиеся при каждом новом обращении по псевдослучайному закону, Псевдослучайные кодыобеспечивают проверку блоков памятив условиях, аналогичных реальным,существующим в условиях обмена информацией между ЦВМ и блоком памяти.Псевдослучайные коды позволяют выявлять наиболее тяжелые кодовые комбинации для каждого конкретного блока памяти. Недостатком рассмотренногопсевдослучайного режима Формированиякодов при постоянном начальном коде на входах 45 генератора 16 является то, что по окончании полного этапа проверки блока памяти - под этапом следует понимать 2 цикла (один - записи и один - считывания при цикличности работы 2) или 8 циклов (один цикл записи и семь - считывания при цикличности работы устройства 8) запись информации в блок памяти в следующем цикле записи будет в каждом адресе точно повторять информацию, записываемую в тех же адресах предыдущего этапа проверки, т.е. информация в каждом данном адресе остается неизменной на разных этапах проверки, Для поэтапной смены инфор- мации необходимо изменять начальный код тестовой программы на входах 45 генератора 16 псевдослучайного кода,Это осуществляется в блоке 5 заданияначального кода.Режим формирования начальногокода путем сдвига исходного кода,5 1265Для работы в этом режиме оператор устанавливает коммутирующие элементы 122 и 25 в блоке 15 задания начального кода (фиг. 2) в положение РгС (сдвиговый регистр), Затем оператор набирает нужный исходный код на коммутирующих элементах 124 и нажатием кнопки 88 в блоке 8 сброса вводит исходный код в счетчик 115 исходных кодов и в сдвигающий регистр 118 (в блоке 15 задания начального кода) .При этом на выходах 45 будет начальный код первой тестовой программы.После пуска (нажатием кнопки 170 в блоке 24 пуска) начинается формирова ние проверочных кодов в генераторе 16 псевдослучайных кодов в зависимости, от выбранного оператором вида теста, установленного в генераторе б. Проверочные коды, являющиеся производ ными от начального кода на входах 45 генератора 1 б,формируются в течение 32 полных циклов проверки блока памяти, после чего по входу 35.5 блока 15 задания начального кода по ступит отрицательный фронт перепада потенциалов (так как счетчик 9 циклов 5-разрядный), который, попадая на синхровход сдвига сдвигающего регистра 118, сдвинет информацию внем на один разряд в сторону старших разрядов. После этого генератор 16 псевдослучайного кода будет формировать новые проверочные коды в течение,следующих 32 полных циклов проверки блока памяти, после чего снова произойдет сдвиг начального кода на выходах 45 блока 15 задания начального кода, Таким образом, обеспечивается автоматическая смена информации в каждом адресе в последующих 32 циклах контроля по отношению к кодучисла в том же адресе в предыдущих 32 циклах проверки блоков памяти,Режим формирования начального кода по принципу "+1" к исхбдному коду.Для работы в этом режиме оператор устанавливает коммутирующие элементы 122 и 125 в блоке 15 задания начального кода в положение СЧ,ИК50 (счетчик исходных кодов), Затем набирает нужный исходный код на коммутирующих элементах 124 и нажатием кнопки 88 (в блоке 8 сброса) вводит этот код в счетчик 115 исходных кодов и в сдвигающий регистр 118, При этом на выходах 45 будет начальный код первой тестовой программм После 859 1 бпуска устройства начинается формирование проверочных кодов в генераторе16 псевдослучайных кодов в зависимости от выбранного оператором вида теста, установленного в генераторе 16,Проверочные коды, являющиеся производными от начального кода на входах45 генератора 16, формируются в течение 32 полных циклов проверки блокапамяти, Причем после 16 циклов навход 35.5 блока 15 задания начального кода поступит положительный фронтперепада потенциалов, который, пройдя через элемент И-НЕ 116, поступитв виде отрицательного фронта на вход"+1" счетчика 115 исходных кодов ипереклюЧит его в очередное состояние,а на вход С 2 сдвигающего регистра 118в это время поступит положительныйфронт, который не изменяет состояния сдвигающего регистра 18. Послеследующих 16 циклов контроля (32-.йцикл) по входу 35.5 поступит отрицательный фронт перепада потенциалов,который не изменяет состояния счетчика 115 и исходных кодов, но записывает новую информацию в сдвигающийрегистр 118, поступившую на его 0 входы с выходов счетчика 115 исходныхкодов. В результате на выходах 45 появится новый начальный код другойтестовой программы, отличающийся отпрежнего начального кода на "+1". Таким образом, каждые 32 цикла проверки блока памяти на выходах 45 блока5 будет изменяться начальный кодтестовой программы на "+1" по отношению к исходному коду, набранномуна коммутирующих элементах 124 блока15 задания начального кода. Формирование начального кодана входах 45генератора 6 псевдослучайного кодапо принципу перебора всех возможныхзначений позволяет вырабатывать в ав"томатическом режиме псевдослучайнуюпоследовательность при установкеэлементов 131 и 132 в генераторе 16в положение ПЕРЕИ. со всеми возможными кодовыми комбинациями в каждомадресе блока памяти, Это обеспечиваетпроверку блоков памяти в автоматичесом режиме на кодовую устойчивостьпри максимальной частоте смены адресных и проверочных кодов,Рассмотренный режим формирования начальных кодов позволяет находить наиболее тяжелые кодовые комбинации для каждого конкретного блока опера