Устройство для решения дифференциальных уравнений

1108460 СОЮЗ СОВЕТСНИХСОЭЫИРМЕЩффРЕСПУБЛИК С 06 Г ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТЙРЫТИ ОБРЕТЕНИ(71) Институт проблем моделирования в энергетике АН УССР(56) 1. Авторское свидетельство СССР Р 620980, кл. С 07 Р 15/32, 1975.2, Авторское свидетельство СССР В 565299, кл. С 06 Г 15/32, 1975 (прототип).(54)(57) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ ДИФФЕРЕНЦИАЛЬНЬИ УРАВНЕНИЙ, содержащее блок управления, первую группуиз К решающих блоков и первую группу из К коммутаторов управляюцих сигналов, причем каждый коммутатор управлякщих сигналов содержит регистр ввода, регистр вывода, группу вьжодных информационных ключей, группу входных информационньж ключей, четыре элемента И и два дешифратора адреса, выходы регистра вывода коммутатора управляющих сигналов соединены с информационными входами выходных информационных ключей коммутатора управляющих сигналов, выходы регистра ввода коммутатора управляющих сигналов соединены с информационными входами входных информационных ключей коммутатора управляющихсигналов, выход первого элемента Икоммутатора управляющих сигналовсоединен с входом синхронизации регистра вывода коммутатора управлякщих сигналов, выход второго элемента И коммутатора управляющих сигналов соединен с управляющими входами Ю 00 ОПИСАНИЕ Н АВТОРСКОМУ( СВ выходных информационных ключей коммутатора управляющих сигналов, выходпервого дешифратора адреса коммутатора управляющих сигналов соединенс первыми входами первого и третьего элементов И коммутатора управ"ляющих сигналов, выход третьего элемента И коммутатора управляющих сигналов соединен с управлякщими входами входных информационных ключейкоммутатора управлякщих сигналов,выход второго дешифратора адресакоммутатора управляющих сигналовсоединен с первыми входами второгои четвертого элементов И коммутато"ра управлякщих сигналов, выход четвертого элемента И коммутатора управляющих сигналов соединен со входом синхронизации регистра ввода,решающий блок содержит регистр результата прогонки, распределительимпульсов, регистр множимого, дешифратор команд, регистр множителя,сумматор, регистр команд, счетчиккоманд, регистр частичного произведения, две группы ключей, шестьгрупп элементов И, три группы элементов ИЛИ, регистр адреса, узелпамяти, элемент ИЛИ, элемент НЕ,два элемента И, выход элемента НЕрешающего блока соединен с первыми входами элементов И первой и второй групп решакщего блока, выходвторого элемента И решающего блокасоединен с первым входом элементаИЛИ решающего блока, выходы элементов И третьей группы решающего бло"ка соединены с первыми входами элементов ИЛИ первой группы решающегоблока, выходы элементов И четвертойгруппы решающего блока соединены сдинены с информационными входами регистра вывода коммутаторов управляющих сигналов первой и второй групп, выходы входных информационных ключей коммутаторов управляющих сигналов первой и второй групп соединены с информационными входами ключей второй группы блока управлейия, третий выход первой группы выходов распределителя импульсов которого 10 соединены со вторыми входами первых элементов И коммутаторов управляющих сигналов первой и второй групп, четвертый выход первой группы выходов распределителя импульсов соединен со вторыми входами третьих элементов И коммутаторов управляющих сигналов первой и второй групп, выходы четвертых элементов И которых подключены ко второй группе входов распределителя импульсов блока управления, выходы регистра адреса которого соединены со входами первого дешифратора адреса коммутаторов управляющих сигналов первой и второй групп, выходы выходных информационных ключей группы и входы регистров ввода каждого коммутатора управляющих сигналов второй группы соединены с информационными входами ключей первой группыЗ 0 и выходами ключей второй группы соответствующего решающего блока второй группы, входы второго дешифратора адреса, второй вход четвертого элемента И, второй вход второго эле 35 мента И и выход первого элемента И каждого коммутатора управляющих сигналов второй группы соединены соответственно с выходами регистра адреса, третьим и четвертым выходами первой группы выходов распределителя импульсов и вторым входом второй группы входов распределителя импульсов соответствующего решающего блока второй группы, выходы входных адресных ключей, выходы входных информационных ключей, выход выходного триггера, выход входного управляющего ключа каждого узла коммутации первого и второго коммутаторов дан 50 ных соединены соответственно с первыми входами элементов И четвертой группы, с первыми входами элементов И третьей группы, с первым входом первой группы входов распределителя импульсов и вторыми входами элемен 55 тов И третьей и четвертой групп, вторым входом второго элемента И соответствующего решающего блока первой и второй групп, выходы ключей первой группы, выходы регистра адреса, первый и третий выходы первой группы выходов распределителя импульсов каждого решающего блока первой и второй групп соединены соответственно с информационными входами выходных информационных ключейгруппы, информационными входами выходных адресных ключей группы, информационным входом выходного управляющего ключа, управляющим входом первого дешифратора соответствующего узла коммутации первого и второго коммутаторов данных, выходы выходных информационных ключей каждого узла коммутации первого коммутатора данных соединены со входами входных информационных ключей узлов коммутации второго коммутатора данных, выходы выходных информационных ключей каждого узла коммутации второго коммутатора данных соединены совходами входных информационных ключей узлов коммутации первого коммутатора данных, выходы выходных адресных ключей группы, выходы выходных управляющих ключей, выходы выкодных триггеров каждого узла коммутации первого коммутатора данных соединены соответственно с информационными входами входных адресных ключей группы, информационными входами входных управляющих ключей, со ,входами второго элемента ИЛИ узлов коммутации второго коммутатора данных, выходы выходных адресных ключей группы, выходы выходных управляющих ключей, выходы выходных триггеров каждого узла коммутации второго коммутатора данных соединены соответственно с информационными входами входных адресных ключей группы, информационными входами входных управляющих ключей, со входами второго элемента ИЛИ узлов коммутации первого коммутатора данных.На фиг, 1 представлена структурная схема предлагаемого устройства; на фиг. 2 - конкретная реализация узла коммутации; на фиг. 3 - конкретная реализация решающего блока; на фиг. 4 - конкретная реализация блока управления; на фиг. 5 - конкретная реализация коммутатора управляющих сигналов; на фиг. 6 - временная диаграмма работы устройства; на фиг. 7 - конкретная реализация буфера ввода-вывода на фиг. 8 -460 12 20 аи агц гцд РЮ 2 1+Юг 1 Ие-"1 е "же.щ; е ; ,е(212Чг 11 1108 алгоритм работы решающего блока; на фиг. 9 - алгоритм расчета суперпоэиции блоком управленияУстройство (фиг. 1) содержит блок 1 ввода-вывода, блок управления 2, коммутаторы 3 -3 управляющих сигнамлов, решающие блоки 41-4, коммутаторы 5 -5 данных, каждый из которых содержйт соответственно узлы коммутации 6-61 и 6 1+-6 . Кроме того, устройство содержит выходные информационные шины 7, входные информационные шины 8, выходные управляющие шины 9, входные управляющие шины 101-10, адресные шины 11. Каждый решающий блок 4 содержит первую группу информационных входов 12, вход запроса 13, группу информационных выходов 14, группу адресных выходов 15, выход записи, выход чтения, выход записи в память 16, каждый узел 6 содержит первую группу адресных входов 17, первую группу выходов 18, выход захвата и первый выход записи в память 19. Каждый решающий блок 4 содержит группу адресных входов 20, вторую группу информационных входов 21, вход захвата и вход записи в память 22. Каждый узел 6 содержит первую группу вхо 30 дов 23., первую группу адресных входов 24, первый вход записи в память и вход записи 25, вторую группу информационных выходов 26, вторую группу адресных выходов 27, второй выход записи в память 28, вторую группу входов 29, вторую группу адресных входов 30, второй вход записи в память 31, выход запроса 32, входы запроса 311-33, приоритетный выход 34, приоритетный вход 35, вход логического нуля 36 устройства.Узел коммутации 6 коммутатора 5 данных (фиг. 2) содержит первый дешифратор 37 адреса, триггер 38 заявок, первый элемент НЕ 39, первый элемент И 40, первый элемент ИЛИ 41, группу выходных информационных клю" чей 42, группу выходных адресных ключей 43, выходной управляющий ключ 44, второй дешифратор 45 адреса, второй элемент ИЛИ 46, второй элемент И 47, второй элемент НЕ 48, выходной триггер 49, группу входных адресных ключей 50, группу входных информационных ключей 51, входной управляющий ключ 52. Решающий блок 1 фиг. 3) содержит регистр результата прогонки 53, распределитель 54 импульсов, регистр множимого 55, де шифратор 56 команд, регистр множителя 57, сумматор 58, регистр 59 ко. манд, счетчик 60 команд, регистр 61 частичного произведения, буфер 62 ввода-вывода, регистр 63 адреса, узел 64 памяти, элемент ИЛИ 65, группы элементов ИЛИ 65 г, 65 э, элемент НЕ бб, элементы И 67, 67 г, группы элементов И 67-67 . Блок уп" равления 2 (фиг. 4) содержит узел 68 памяти, регистр 69 адреса, буфер 70 ввода-вывода, регистр 71 половинного шага, счетчик 72 команд, регистр 73 команд, сумматор 74, регистр 75 коэффициента, дешифратор 76 команд, регистр 77 исходного шага, распределитель 78 импульсов, регистр 79 результата суперпозиции. Коммутатор 3 управляющих сигналов (фиг. 5) содержит регистр 80 вывода, группу выходных информационных ключей 81, первый дешифратор 82 адреса, первый элемент И 83, второй элемент И 84, группу входных информационных ключей 85, регистр 86 ввода, третий элемент И 87, четвертый элемент И 88, второй дешифратор 89 адреса. Буферы 62, 70 имеют структуру, представленную на фиг. 7, они содержат две группы элементов И 90, 91, группу элементов ИЛИ 92, две группы ключей 93,94.Устройство работает следующим образом.В исходном состоянии устройство подготовлено к работе, т.е. в узле 68 памяти блока управления 2 записаны через блок 1 управляющие программы, массивы коэффициентов, начальные и граничные условия,.а в узлах 64 йамяти решающих блоков 4 -4 записа 1 М ны управляющие программы.Рассмотрим работу устройства на примере двумерного уравнения параболического типа заданного в единичном квадрате(0 х 1, 0 у 1), аппроксимируемогометодом конечных разностей с использованием локальноодномерных схемп 3 1 О 1 ф О 1 -И. +(1 1 1 6 1 Ю 1 8+1 ф 1 Л ( ) 2 ь ЧИсходную сеточную область и раз 5 бывают на подобласти размерностью ( х гп), где Н ф, (Ь(1),На образовавшихся дополнительных границах, расположенных на расстоянии Н друг от друга, определяют условия сопряжения путем реализации следующих этапов:решение одномерной задачи (2) с шагом НО (например, методом прогонки) в решающих блоках 4-4 1 р, в"Ф 62результате получают 01Расчет суперпоэиции полученных решений в блоке управления 2 по формуле 25 решение на дополнительных границах одномерной задачи (3) с шагом 1/ = Ъ (нипример, методом прогонки)30 в решающих блоках 4 -41,2, в результате получают О .1Решение задачи в подобластях осуществляется во второй группе решающих блоков 41 1 -4 щ, например, 35 ,методом прогонки,Формулы метода прогонки следующие: Ь М с- с.д Р "е111 С-СС с 1 140 Для реализации описанного алгоритма блок управления 2 вырабатывает по шинам 11,7,9 соответственно адрес, данные и сигнал ЗП УВВ. В коммутаторе 3 управляющих сигналов, к которому адресуется блок управления 2, срабатывает дешифратор 82 адреса (фиг. 5), с выхода которого активный сигнал совместно с активным сигналом ЗП УВВ поступают на входы эле мента И 83, По сигналу с.выхода элемента И 83 передаваемая информация с шин 7 записывается в регистр 80 и одновременно через выход запроса коммутатора 3 сигнал запроса поступаетв распределитель 54 импульсов решающего блока 41, По сигналу "Запрос"1решающий блок 4, переходит на подпрограмму чтения информации из регистра80 вывода, Для этого решающий блок4, выставляет на адресных выходахадрес коммутатора 31, который поступает на вход дешифратора 89 адреса, апо шине ЧТ УВВ - активный сигнал,По совокупности активных сигналов навходе элемента И 84 выходные ключи 81подключают выходы регистра 80 к входам 12 решающего блока 4 и информация записывается через буфер 62 вводавывода в регистр результата прогонки53, а затем запоминается в узле 64 памяти (фиг. 3). По командам блока управления 2 исходная информация (коэффициенты, значения, граничные условия) загружается в первый решающийблок 4 и последней командой передаваемого массива запускает решающий блок4 на выполнение программы по реше 1нию одномерной задачи с шагом Н (методом прогонки) . Для этого в решающий блок 4 передается код, соответствующий передаче управления, и адрес перехода (подробно алгоритм работы решающего блока 4 приведен нафиг. 8)Затем блок управления 2 переключается через коммутатор 32 управляющих сигналов ко второму решающемублоку 4 г, загружает исходной информацией узел 64 памяти и передает управление решающему блоку 4, который начинает выполнять собственнуюпрограмму, а в это время блок управления 2 переключается к следующему блоку 4, таким образом, все К/2решающих блоков 4 со смещением вовремени выполняют программы по определению условий сопряжения на этаперешения одномерной задачи с шагом Н.На фиг. 6 показана диаграмма занятости ресурсов предлагемого устройства для двумерной задачи, причемсначала показан этап вычисления поляна 3-м временном слое с последующейпривязкой этапов 1+1-го временногослоя,После того, как выполнено вычисление в любом из решающих блоков 4 и определено значение поля с шагом Н, решающий блок 4 сообщает об этом блоку управления 2, Для этого решающий блок 4 выставляет на выходе 15адрес коммутатора 3 управляющих сигналов на выходе 14 - данные для передачи в блок 2, а на выходе 16 - актцвный сигнал ЗП УВВ. По совокуп 5 ности этих сигналов коммутатор 3 управляющих сигналов (фиг. 5) принимает информацию в регистр 86 и далее управляющим сигналом "Запрос" по шине 10 передает управление блоку 2, 1 О который переходит на подпрограмму чтения, включающую выдачу по шинам 11 адреса коммутатора 3, который поступает на вход дешифратора 82 адреса, и управляющего сигнала ЧТ УВВ 15 на шине 92 . По активному сигналу с выхода элемента И 87 информация с регистра 86 через ключи 85 поступает по информационным шинам 8 через буфер ввода-вывода (фиг. 4) в регистр 20 79 блока 2, а затем записывается в узел 68 памяти.Далее таким же образом принимаются остальные слова полученного массива иэ блока 4 в блок 2, 25Аналогично после завершения вычислений каждый из К/2 решающих блоков 4 последовательно передает в блок 2 полученные массивы данных (фиг. 6) .Параллельно с работой К/2 решающих блоков 4 в группе решающих блоков 41 -4 М осуществляется расчет поля для предыдущего временного слоя (по алгоритму, представленному на фиг, 8)После того, как получена информация при расчете поля в решающих блоках 41, -4 , которая на следующем временйом шаге используется40 для расчета условий сопряжения с шагом Н/2, осуществляется последовательная передача вычислительных значений поля через узлы 61,+-бщ коммутатора 52 данных в решающие бло 45и 41-41,. Передав информацию, решае блоки 4 1, -4 продолжают выполнение программы по вычислению ттоля (фиг. 6).Рассмотрим более подробно цикл передачи информации, например, из бло 50 ка 4 в блок 4.Решающий блок 4, адресуется к триггеру 38 заявок как к внешнему устройству и устанавливает запрос иа передачу в триггере 38(фиг.2), с выхода которого запрос поступает в узел приоритетов (элементы 39, 40, 41). Если есть запросы от других ре 16шающих блоков 41, -4 , то в соответствии с приоритетом только в одном узле б коммутатора 5,данньж навыходе элемента 40 формируется активный сигнал. Пусть приоритет блока 4, выше остальных в данной группе. Тогда на выходе элемента 40 формируется активный сигнал "Запрос", который через выход 32 узла 64 поступает ко всем узлам. 6,1-6 . Затем решающий блок 4 формирует на выходах 15 адрес поля памяти увла 64 решающего блока 4, на выходах 14 - передаваемые данные, а на выходе 16- управляющий сигнал ЗПП, Эта информация через входы 24, 23, 25 узла 6, входные ключи 43,42,44 и выходы 27, 26,28 узла бпоступает соответственно на выходы 30, 29, 31 узлов 61-61 с Только в узле 6 срабатывает дешифратор 45 адреса. По совкупности активных сигналов с выхода дешифратора 45 адреса и с выхода элемента ИЛИ 46 срабатывает элемент И 47, выходной сигнал которого устанавливает триггер 49 в единицу. Триггер 49 формирует управляющий сигнал "Захват", который через выход 19 узла 6 по 1 1 ступает на вход 22 блока 4 и пере 1 водит в третье состояние информационные, адресные и управляющие выходные буферы блока 41, а адрес, информация и управляющий сигнал ЗПП соответственно через входы 30, 29, 31 узла 61, входные ключи 50, 51, 52, выходы 17, 18, 19 узла 6 поступают на входы 20-22 решающего блока 41. Таким образом, происходит передача данных под управление решающего бло" ка 4 ц в узел 64 памяти блока 4 Для блока 4 поле памяти разбито на к+1 областей, причем одна область находится в собственном блоке 4, а остальные К областей распределены в блоках 4-41,.По окончании цикла передачи сбрасывается триггер 38 заявок и соот" ветственно переводится в исходное состояние буфер решающего блока 4 Получив информацию с предыдущего временного слоя, решающие блоки 4 -41 3 с приступают к выполнению программ по расчету одномерной задачи с шагом Н/2. Полученные результаты решающие блоки 41-41 последовательно через коммутаторы 31-31, управляющих сигналов передают в блок 2, где происходит вычисление суперпозиции полученных решений с шагом Н и Н/2(подробный алгоритм приведен на фиг. 9). Результат вычисления загру-, жается в блоки 41-4 , и передается управление на выполнение по расчету одномерной задачи с шагомер на дополнительных границах, а к этому времени заканчивается расчет поля в группе решающих блоков 4 -4 м, и результаты передаются в блок управления 2. Блок управления 2 приступает к выводу промежуточных значений на внешнее устройство (накопитель или регистратор).Результат расчета с шагом Ь иэ блока 41-4 ,р через узлы 6,-6 ц и узлы 6, -6 последовательно переЬ 1 мдаются в освободившиеся к этому времени блоки 4-4 где осуществляется расчет поля. Блоки 4 -4при 5 ступают к программе расчета с шагомН для следующего временного слоя.Описанная последовательность повторяется до тех пор, пока не закончится время моделируемого процесса.Таким образом, введение новыхфункциональных блоков и связей позволяет повысить производительностьустройства за счет распараллеливаниявычислительного процесса в решающих 15 блоках 41-4 и 41-4 и.11 первыми входами элементов ИЛИ второй группы решающего блока, входы ключей первой группы решающего блока соединены с информационными выходами узла памяти решающего блока, выходы ключей второй группы решающего блока соединены со вторыми входами элементов И первой группы решающего блока, выходы которых соединены со вторыми входами элементов ИЛИ первой группы решающего блока, выходы регистра адреса решающего блока соединены с первыми входами элементов И второй группы решающего блока, выходы которых соединены со вторыми входами элементов ИЛИ вто.рой группы решающего блока, первый выход первой группы выходов распределителя импульсов решающего блока соединен со вторым входом первого элемента И решающего блока, второй выход первой группы выходов распределителя импульсов решакщего блока соединен с входом чтения узла памяти решающего блока, выход первого элемента И решающего блока соединен со вторым входом элемента ИЛИ решающего блока, выход элемента ИЛИ решающего блока соединен со входом записи узла памяти решающего блока, выходы элементов ИЛИ первой и второй групп решающего блока соединены соответственно с информационными и адресными входами узла памяти решающего блока, первый выход второй группы выходов распределителя импульсов решающего блока соединен с управляющим входом регистра множителя решающего блока, второй выход второй группы выходов распределителя импульсов решающего блока соединен с управляющим входом счетчика команд решающего блока, третий выход второй группы выходов распределителя импульсов решающего блока соединен с управляющим входом регистра адреса решающего блока, четвертый выход второй группы выходов распределителя импульсов решающего блока соединен с управляющими входами ключей первой группы решающего блока, пятый выход второй группы выходов распределителя импульсов решающего блока соединен с первыми входами элементов И пятой группы решающего блока, шестой выход второй группы выходов распределителя импульсов решающего блока соединен с первыми входами элемен 08460тов И шестой группы решающего блока,седьмой выход второй группы выходов распределителя импульсов решающего блока соединен с управляющими входами ключей второй группы решающего блока, восьмой выход второй группы выходов распределителя импульсов решающего блока соединены с управляющим входом регистра команд решающего блока, девятый выход второй группы выходов распределителя импульсов решающего блока соединен с управляющим входом регистра результата прогонки решающего блока, десятый выход второй группы выходов распределителя импульсов решающего блока соединен с управляющим входом регистра множимого решающего блока,одиннадцатый выход второй группы выходов распределителя импульсов решающего блока соединен с управляющимвходом сумматора решающего блока, двенадцатый выход второй группы выходов распределителя импульсов решающего блока соединен с управляющим входом регистра частичного произведения решающего блока, перваягруппа входов распределителя импульсов решающего блока соединена с выходами дешифратора команд решающего блока, входы которого соединены с выходами регистра команд решающего блока, выходы регистра множителя соединены со вторыми входами элементов И пятой группы решающего блока, первая группа выходов регистра результата прогонки решающего блокасоединена со вторыми входами элементов И шестой группы решающего блока, выходы элементов И пятой и шестой групп решающего блока соединены со входами элементов ИЛИ третьей группы решающего блока, выходы которыксоединены с информационными входамиключей второй группы решающего блока, выходы ключей первой группы решающего блока соединены с инрормационными входами регистра множителярешающего блока, регистра команд решающего блока, регистра частичного произведения решающего блока, первой группой информационных входов регистра множимого решающего блока, первой группой информационных входов регистра результата прогонки решающего блока, выходы счетчика команд решающего блока соединены с входами регистра адреса решающего блока, выходы регистра частичного1108460 оставитель А, Чекан ехред Ж, КастелевичТимохина Редак Била рек каз 5866/35 Тираж 699 ВНИИПИ Государственн по делам изобретен 3035., Москва, Ж, РаПодпиго комитета СССРй и открытийушская наб., д, 4/5 о ектная, 4 ил11 произведения решающего блока соединены с первой группой входов сумматора решающего блока, вторая группа входов которого соединена с выходами регистра множимого решающего блока, выходы сумматора решающего блока соединены со второй группой информационных входов регистра результата прогонки решающего блока, вторая группа выходов которого соединена со.второй группой информационных входов регистра множимого решающего блока, выходы выходных информационных ключей группы и выходы входных информационных ключей группы каждого коммутатора управлянзцих сигналов первой группы соединены соответственно с информационными входами ключей первой группы и выходами ключей второй группы соответствующего решающего блока первой группы, входы второго дешифратора адреса, второй вход четвертого элемента И, второй вход второго элемента И и выход первого элемента И каж. дого коммутатора первой группы со%единены .соответственно с выходами регистра адреса, третьим и четвертым выходами первой группы выходов распределителя импульсов и первым входом второй группы входов распределителя импульсов соответствующего решающего блока первой группы, о т л и ч а ю щ е е с я тем, что, с целью повышения производительности, в него введены вторая группа из М решающих блоков, вторая группа из М коммутаторов управляющих сигналов, первый коммутатор данных, который содержит К узлов коммутации, и второй коммутатор данных, который содержит М узлов коммутации, каждый узел коммутации первого и второго коммутаторов данных содержит два дешифратора адреса, триггер заявок, два элемента НЕ, два элемента И, два элемента ИЛИ, группу выходных информационных ключей, группу выходных адресных ключей, выходной управляющий ключ, выходной триггер, группу входных адресных ключей, группу входных информационных ключей, входной управляющий ключ, выход первого дешифратора адреса узла коммутации коммутатора данных соединен с синхронизирующим входом триггера заявок узла коммутации коммутатора данных, выход триггера заявок узла коммутации коммутатора данных соединен 08460с первым входом первого элемента И и с первым входом первого элемента ИЛИ узла коммутации коммутатора данных, выход первого элемента ИЛИ предыдущего узла коммутации коммутатора дан" ных соединен со входом первого элемента НЕ и со вторым входом первого элемента ИЛИ узла коммутации коммутатора данных, второй вход первого элемента ИЛИ первого узла коммутации коммутатора данных соединен с входом логического нуля устройства, выход первого элемента НЕ узла коммутации коммутатора данных соединен со вторым входом первого элемента И узла коммутации коммутатора данных, выход которого соединен с управляющими входами выходньм информационных ключей группы узла коммутации коммутатора данных, выходных адресных ключей группы и выходного управляющего ключа узла коммутации коммутатора данных, выход второго дешифратора адреса узла коммутации коммутатора данных соединен с первым входом второго элемента И узла коммутации коммутатора данных, выход второго элемента ИЛИ узла коммутации коммутатора данных соединен со вторым входом второго элемента И узла коммутации коммутатора данных, выход которого соединен с первым входом выходного триггера, со входом второго элемента НЕ и с управляющими входами входных адресных ключей группы, входных информационньм ключей группы, входного управляющего ключа узла коммутации коммутатора данных, выход входногоуправляющего ключа узла коммутациикоммутатора данных подключен к первому выходу записи в память узла коммутации коммутатора данных, выход второго элемента НЕ .узла коммутации коммутатора данных соединен со вторым входом выходного триггера узла коммутации коммутатора данных, блокуправления содержит узел памяти, регистр адреса, две группы ключей, группу элементов ИЛИ, две группыэлементов И, регистр половинного шага, счетчик команд, регистр команд,сумматор, регистр коэффициента, дешифратор команд, регистр исходного шага, распределитель импульсов, регистр результата суперпозиции, выходы ключей первой группы блока управления соединены с информационными входами узла памяти блока управления, входы ключей второй группы1108460, блока управления соединены с информационными выходами узла памятиблока управления, первый выход первой группы выходов распределителя.импульсов блока управления соединенс входом записи узла памяти блокауправления, второй выход первойгруппы выходов распределителя импульсов блока управления соединен свходом чтения узла памяти блока управления, выходы регистра адресаблока управления соединены с адресными входами узла памяти блока управления, первый выход второй группы выходов распределителя импульсовблока управления соединен с управляющим входом регистра коэффициентаблока управления, второй выход второй группы выходов распределителяимпульсов блока управления соединенс управляющим входом счетчика команд блока управления, третий выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистраадреса блока управления, четвертыйвыход второй группы выходов распределителя импульсов блока управления соединен с управляющими входамиключей первой группы блока управления,пятый выход второй группы выходовраспределителя импульсов блока управления соединен с первыми входамиэлементов И первой группы блока управления, шестой выход второй группы выходов распределителя импульсовблока управления соединен с первыми входами элементов И второй группы блока управления, седьмой выходвторой группы выходов распределителяимпульсов блока управления соединен с управляющими входами ключейвторой группы блока управления,восьмой выход второй группы выходовраспределителя импульсов блока управления соединен с управляющим входом регистра команд блока управления,девятый выход второй группы выходовраспределителя импульсов блока управления соединен с управляющимвходом регистра результата суперпозиция блока управления, десятый выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистраисходного шага блока управления,одиннадцатый выход второй группывыходов распределителя импульсовблока управления соединен с управляющим входом сумматора блока управления, двенадцатый выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистра половинного шага блока управления, перваягруппа входов распределителя импульсов блока управления соединена с выходами дешифратора команд блока управления, входы которого соединены с выходами регистра команд блока управления, выходы ключеч второй группы блока управления соединены с информационными входами регистра коэффициента блока управления, регистра команд блока управления, регистра половинного шага блока управления, первыми группами информационных входов регистра исходного шага блока управления и регистра результата суперпозиции блока управления, информационные входы ключей первой группы блока управления соединены с выходамиэлементов ИЛИ группы блока управления, первые входы которых соединенывыходами элементов И первой группы блока управления, вторые входы элементов ИЛИ группы блока управлениясоединены с выходами элементов И второй группы блока управления, вторые входы элементов И первой группы блока управления соединены с выходами регистра коэффициента блока управления, вторые входы элементов И второй группы блока управления соединены с первой группой выходов регистра результата суперпоэиции блока управления, выходы счетчика команд блока управления соединены с информационными входами регистра адреса блока управления, выходы регистра половинного шага блока управления соединеныс первой группой входов сумматора блока управления, первая группа входов которого соединена с выходами регистра исходного шага блока управления, выходы сумматора блока управления соединены со второй группой информационных входов регистра результата суперпозиции блока управления, вторая группа выходов которого соединена со второй группой информационных входов регистра исходного шага блока управления, выходы ключей первой группы блока управления соединены с информационными входами регистра вывода коммутаторов управляющихсигналов первой и второй групп, выходы входных информационных ключейкоммутаторов управляющих сигналов,первой и второй групп соединены синформационными входами ключей первой группы блока управления, третийвыход первой группы выходов распределителя импульсов которого соединенсо вторыми входами первых элементовтИ коммутаторов управляющих сигналовпервой и второй групп, четвертый выход первой группы выходов распределителя импульсов соединен со вторыми входами третьих элементов И коммутаторов управляющих сигналов первойи второй групп, выходы четвертых элементов И которых подключены ко второй группе входов распределителя импульсов блока управления, выходы регистра адреса которого соединены совхоцами первого дешифратора адресакоммутаторов управляющих сигналовпервой и второй групп, выходы выходных информационных ключей группы ивходы регистров ввода каждого коммутатора управлякнщих сигналов второйгруппы соединены с информационнымивходами ключей первой группы и выходами ключей второй группы соответствующего решающего блока второйгруппы, входы второго дешифратораадреса, второй вход четвертого элемента И, второй вход второго элемента И и выход первого элемента И каждого коммутатора управляющих сигналов второй группы соединены соответственно с выходами регистра адреса,третьим и четвертым выходами первой группывыходов распределителя импульсов ивторым входом второй группы входовраспределителя импульсов соответствующего решающего блока второй группы,выходы входных адресных ключей, выходы входных информационных ключей,выход выходного триггера, выход входного управляющего ключа каждого узлакоммутации первого и второго коммутаторов данных соединены соответственно с первыми входами элементов Ичетвертой группы, с первыми входамиэлементов И третьей группы, с первымвходом первой группы входов распределителя импульсов и вторыми входами элементов И третьей и четвертой групп, вторым входом второго элемента И соответствующего решающего блока первой и второй групп, выходы ключей первой группы, выходы регистра адреса, первый и третий выходы пер вой группы выходов распределителя импульсов каждого блока .первой и второй групп соединены соответственно с информационными входами выходных информационных ключей группы, информационными входами выходных адресных ключей группы, информационным входом выходного управляющего ключа, управляющим входом первого дешифратора соответствующего узла коммутации первого и второго коммутаторов данных, выходы выходных информационных ключей каждого узла коммутации первого коммутатора данных соединены со входами входных информационных ключей узлов коммутации второго коммутатора данных, выходы выходных информационных ключей каждого узла коммутации второго коммутатора данных соединены со входами входных информационных ключей узлов коммутации первого коммутатора данных, выходы выходных адресных ключей группы, выходы выходных управляющих ключей, выходы выходных триггеров каждого узла коммутации первого коммутатора данных соединены соответственно с информационными входами входных адресных ключей группы, информационными входами входных управляющих ключей, со входами второго элемента ИЛИ узлов коммутации второго коммутатора данных, выходы выходных адресных ключей группы, выходы выходных управляющих ключей, выходы выходных триггеров каждого узла коммутации второго коммута.тора данных соединены соответственно с . информационными входами входных адресных ключей группы,информационными входами входных управляющих ключей, со входами второго элемента ИЛИ узлов коммутации первого коммутатора данных.11084 бО 1Изобретение относится к цифровой вычислительной технике, а именно к устройствам для обработки цифровых данных, и может быть использовано для решения дифференциальных урав 5 нений в частных производных.Известно устройство для решения дифференциальных уравнений, содержащее решающие блоки, информационные связи, коммутаторы, информационную шину, блок ввода-вывода, блок управления, а каждый решающий блок содержит микропроцессор, запоминающий блок, группы элементов ИЛИ 13Недостатком этого устройства является ограниченная пропускная способность информационной шины, которая является общей для всех решающих блоков и позволяет осуществлять загрузку и обмен между решающими блоками последовательно, что снижает общую производительностьНаиболее близким к предлагаемому является устройство, содержащее решающие блоки, каждый из которых через соответствующий коммутатор соединен двухсторонними связями с информационной шиной, устройство управления, соединенное двусторонними связями с устройством ввода-вывода и с информационной шиной, а каждый ре,шающий блок содержит регистры чтения и записи, ключи, узел связи, микропроцессор, соединенный двусторонними связями с запоминающим устройством, подключенным соответствующи- З 5 ми входом и выходом к входу и выходу решающего блока, соединенными коммутаторами, управляющие входы каждого коммутатора соединены с соответствующими выходами устройства управ- "О ления 2.Недостаток этого устройства - низкая производительность, которая является следствием того, что, с одной стороны, наличие общей управляющей шины для включения-выключения всех микропроцессоров обеспечивает только синхронный режим их работы, а с другой - наличие общей информационной шины, которая связывает между 50 собой решающие блоки, приводит к необходимости в последовательном обмене информацией между решающими блоками, в то время как микропроцессоры, ожидая окончания обмена, проста ивают.Целью изобретения является повышение производительности устройства. 2Поставленная цель достигается тем, что в устройство для решения информационных уравнений, содержащее блок управления, первую группу из К решающих блоков и первую группу иэ К коммутаторов управляющих сигналов, причем каждый коммутатор управляющих сигналов содержит регистр ввода, регистр вывода, группу выходных информационных ключей, группу входных информационных ключей, четыре элемента И и два дешифратора адреса, выходы регистра вывода коммутатора управляющих сигналов соединены с информационными входами выходных информационных ключей коммутатора управляющих сигналов, выходы регистра ввода коммутатора управляющих сигналов соединены с информационными входами входных информационных ключей коммутатора управляющих сигналов, выход первого элемента И коммутатора управляющих сигналов соединен с входом синхронизации регистра вывода коммутатора управляющих сигналов, выход второго элемента И коммутатора управляющих сигналов соединен с управляющими входами выходных информационных ключей коммутатора управляющих сигналов, выход первого дешифратора адреса коммутатора управляющих сигналов соединен с первыми входами первого и третьего элементов И коммутатора управляющих сигналов, выход третьего элемента И коммутатора управляющих сигналов соединен с управляющими входами входных информационных ключей коммутатора управляющих сигналов, выход второго дешифратора адреса коммутатора управляющих сигналов соединен с первыми входами второго и четвертого элементов И коммутатора управляющих сигналов, выход четвертого элемента И коммутатора управляющих сигналов соединен со входом синхронизации регистра ввода, решающий блок содержит регистр результата прогонки, распределитель импульсов, регистр множимого, дешифратор команд, регистр множителя, сумматор, регистр команд, счетчик команд, регистр частичного произведения, две группы ключей, шесть групп элементов И, три группы элементов ИЛИ, регистр адреса, узел памяти, элемент ИЛИ, элемент НЕ, два элемента И, выход элемента НЕ решающего блока соединен с первыми входами элементов И первой и второй групп10 15 го блока, выходы регистра адреса решающе го блока соединены с первыми входамиэлементов И второй группы решающего бло 30 35 50 55 решающего блока, выход второго элемента И решающего блока соединен спервым входом элемента ИЛИ решающего блока, выходы элементов И третьей группы решающего блока соединеныс первыми входами элементов ИЛИ первой группы решающего блока, выходыэлементов И четвертой группы решающего блока соединены с первыми входами элементов ИЛИ второй группырешающего блока, входы ключей первойгруппы решающего блока соединены синформационными выходами узла памятирешающего блока, выходы ключей второй группы решающего блока соединенысо вторыми входами элементов И первой группы решающего блока, выходыкоторых соединены со вторыми входами элементов ИЛИ первой группы решающека,выходы которых соединены со вторыми входами элементов ИЛИ второй группырешающего блока, первый выход первойгруппы выходов распределителя импульсов решающего блока соединен совторым входом первого элемента И решающего блока, второй выход первойгруппы выходов распределителя импульсов решающего блока соединен свходом чтения узла памяти решающегоблока, выход первого элемента И решающего блока соединен со вторым входом элемента ИЛИ решающего блока,выход элемента ИЛИ решающего блокасоединен со входом записи узла памяти решающего блока, выходы элементов ИЛИ первой и второй групп решающего блока соединены соответственно с информационными и адресными входами узла памяти решающего блока, первый,выход второй группы выходов распределителя импульсов решающего блокасоединен с управляющими входом регистра множителя решающего блока,второй выход второй группы выходовраспределителя импульсов решающегоблока соединен с управляющим входомсчетчика команд решающего блока,третий выход второй группы выходовраспределителя импульсов решающегоблока. соединен с управляющим входомрегистра адреса решающего блока,четвертый выход второй группы выходов распределителя импульсов решающего блока соединен с управляющимивходами ключей первой группы решающего блока, пятый выход второй группы 25 40 выходов распределителя импульсов решающего блока соединен с первымивходами элементов И пятой группы решающего блока, шестой выход второйгруппы выходов распределителя импульсов решающего блока соединен спервыми входами элементов И шестойгруппы решающего блока, седьмой выход второй группы выходов распределителя импульсов решающего блокасоединен с управляющими входамиключей второй группы решающего блока,восьмой выход второй группы выходовраспределителя импульсов решающегоблока соединен с управляющим входомрегистра команд решающего блока,девятый выход второй группы выходовраспределителя импульсов решающегоблока соединен с управляющим входомрегистра результата прогонки решающего блока, десятый выход второйгруппы выходов распределителя импульсов решающего блока соединен суправляющим входом регистра множимого решающего блока, одиннадцатый выход второй группы выходов распределителя импульсов решающего блока соединен с управляющим входом сумматорарешающего блока, двенадцатый выходвторой группы выходов распределителяимпульсов решающего блока соединен суправляющим входом регистра частичного произведения решающего блока,первая группа входов распределителяимпульсов решаюшего блока соединенас выходами дешифратора команд решающего блока, входы которого соединены с выходами регистра команд решающего блока, выходы регистра множителя соединены со вторыми входамиэлементов И пятой группы решающегоблока, первая группа выходов регистра результата прогонки решающегоблока соединена со вторыми входамиэлементов И шестой группы решающегоблока, выходы элементов И пятой ишестой групп решающего блока соединены со входами элементов ИЛИ третьейгруппы решающего блока, выходы которых соединены с информационными входами ключей второй группы решающего блока, выходы ключей первой груп"пы решающего блока соединены с информационными входами регистра множи.теля решающего блока, регистра команд решающего блока, регистра частичного произведения решающего блокапервой группой информационных входов регистра множимого решающего1108 блока, первой группой информационных входов регистра результата прогонки решающего блока, выходы счетчика команд решающего блока соединены с входами регистра адреса решаю" щего блока, выходы регистра частичного произведения решающего блока соединены с первой группой входов сумматора решающего блока, вторая Группа входов которого соединена с 10 выходами регистра множимого решающего блока, выходы сумматора решающего блока соединены со второй группой информационных входов регистра результата прогонки решающего блока, вторая группа выходов которого соединена со второй группой информационных входов регистра множимого решающего блока, выходы выходных информационных ключей группы и выходы входных информационных ключей группы каждого коммутатора управляющих сигналов первой группы соединены соответственно с информационными входами ключей первой группы и вы- у 5 ходами ключей второй группы соответствующего решающего блока первой группы, входы второго дешифратора адреса, второй вход четвертого элемента И.второй вход второго элемента И и выход пер- ц вого элемента И каждого коммутатора первой группы соединены соответственно с выходами регистра адреса, третьим и четвертым выходами первой группы выходов распределителя импульсов и35 первым входом второй группы входов распределителя импульсов соответствующего решающего блока первой группы, введены вторая группа из М решающих блоков, вторая группа из М ком мутаторов управляющих сигналов, первый коммутатор данных, который содержит К узлов коммутации, и второй коммутатор данных, который содержит М узлов коммутации, каждый узел ком 45 мутации первого и второго коммутаторов данных содержит два дешифратора адреса, триггер заявок, два элемента НЕ, два элемента И, два элемента ИЛИ, группу выходных информационных .ключей, группу выходных адресных50 ключей, выходной управляющий ключ, выходной триггер, группу входных адресных ключей, группу входных информационных ключей, входной управляющий ключ, выход первого депйюф ратора адреса узла коммутации коммутатора данных соединен с синхронизирующим входом триггера заявок узла 460 6коммутации коммутатора данных, выход триггера заявок узла коммутациикоммутатора данных соединен с первым входом первого элемента И и спервым входом первого элемента ИЛИузла коммутации коммутатора данных,выход первого элемента ИЛИ предыдущего узла коммутации коммутатораданных соединен со входом первогоэлемента НЕ и со вторым входом первого элемента ИЛИ узла коммутациикоммутатора данных, второй вход первого элемента ИЛИ первого узла коммутации коммутатора данных соединен с входом логического нуля устройства, выход первого элемента НЕузла коммутации коммутатора данныхсоединен со вторым входом первогоэлемента И узла коммутации коммутатора данных, выход которого соединен с управляющими входами выходныхинформационных ключей группы узлакоммутации коммутатора данных, выходных адресных ключей группы и выходного управляющего ключа узла коммутации коммутатора данных, выходвторого дешифратора адреса узла коммутации коммутатора данных соединенс первым входом второго элемента Иузла коммутации коммутатора данных,выход второго элемента ИЛИ узла коммутации коммутатора данных соединенсо вторым входом второго элемента Иузла коммутации коммутатора данных,выход которого соединен с первымвходом выходного триггера, со входомвторого элемента НЕ и с управляющимивходами входных адресных ключейгруппы, входных информационных ключей группы, входного управляющегоключа узла коммутации коммутатораданных, выход входного управляющегоключа узла коммутации коммутатораданных подключен к первому выходузаписи в память узла коммутации коммутатора данных, выход второго элемента НЕ узла коммутации коммутатора данных соединен со вторым входомвыходного триггера узла коммутациикоммутатора данных, блок управлениясодержит узел памяти, регистр адреса, две группы ключей, группу элементов ИЛИ, две группы элементов И,регистр половинного шага, счетчиккоманд, регистр команд, сумматор,регистр коэффициента, дешифраторкоманд, регистр исходного шага,распределитель импульсов, регистррезультата суперпозиции, выходы клю7 1108 чей первой группы блока управления1 соединены с информационными входами узла памяти блока управления, входы кпючей второй группы блока управления соединены с информационными вы 5 ходами узла памяти блока управления, первый выход первой группы выходов распределителя импульсов блока управления соединен с входом записи узла памяти блока управления, второй выход первой группы выходов распределителя импульсов блока управления соединен с входом чтения узла памяти блока управления, выходы регист- ра адреса блока управления соединены с адресными входами узла памяти блока управления, первый выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистра коэффи-циента блока управления, второй выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом счетчика команд блока управления, третий выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистра адреса блока управления, четвертый выход второй группы выходов30 распределителя импульсов блока уп-.равления соединен с управляющими входами ключей первой группы блока управления, пятый выход второй группы выходов распределителя импульсов блока управления соединен с первыми входами элементов И первой группы блока управления, шестой выход второй группы выходов распределителя импульсов блока управления соединен с первыми входами элементов И второ рой группы блока управления, седьмой выход второй группы выходов распределителя импульсов блока управления соединен с управляющими входами ключей второй группы блока управления, восьмой выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистра команд блока управления, девятый вьход второй группы выходов 50 ра:пределителя импульсов блока управления соединен с управляющим входом регистра результата суперпоэиции блока управления, десятый выход второй группы выходов распределителя. 55 импульсов блока управления соединен с управляющим входом регистра исходного шага блока управления,460 8одиннадцатый выход второй. группывыходов распределителя импульсов блока управления соединен с управляющимвходом сумматора блока управления,двенадцатый выход второй группывыходов распределителя импульсовблока управления соединен с управляющим входом регистра половинногошага блока управления, первая группа входов распределителя импульсовблока управления соединена с выходами дешифратора команд блока управления, входы которого соединены свыходами регистра команд блока управления, выходы ключей второй группы блока управления соединены с информационными входами регистра коэффициента блока управления, регистра команд блока управления, регистра половинного шага блока управления,первыми группами информационныхвходов регистра исходного шага блокауправления и регистра результата сулерпозиции блока управления, информационные входы ключей первой группыблока управления соединены с выходами элементов ИЛИ группы блока уп"равления, первые входы которых соединены с выходами элементов И первой группы блока управления, вторыевходы элементов ИЛИ группы блокауправления соединены с выходами элементов И второй группы блока управления, вторые входы элементов И первой группы блока управления соединены с выходами регистра коэффициентаблока управления, вторые входы элементов И второй группы блока управления соединены с первой группойвыходов регистра результата суперпозиции блока управления, выходысчетчика команд блока управления соединены с информационными входами регистра адреса блока управления, выхо"ды регистра половинного шага блокауправления соединены с первой группой входов сумматора блока управления, вторая группа входов которогосоединена с выходами регистра половинного шага блока управления, выходы сумматора блока управления соединены со второй группой информационных входов регистра результатасуперпозиции блока управления, вторая группа выходов которого соединена со второй группой информацион"ных входов регистра исходного шагаблока управления, выходы ключейпервой группы блока управления сое