Устройство для разложения цифровых сигналов по уолшо подобным базисам

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 09 С 06 Г 15/33 э ОМИТЕТ СССР ТЕКИЙ И ОТКРЫТИЙГОСУДАРСТВЕННЫ ПО ДЕЛАМ ИЗОБ:.гОЮВВд ИСАНИЕ ИЗОБРЕТЕНИ 13 , ,, 13, ФйбФЙЩЖИ АВТОРСН ЕТЕЛЬСТВ 1) 3585756/18-242) 26,04,83(7 1) ВЦ АН АрмССР игосударственного уни(54)(57) УСТРОЙСТВО ДЛЯ РАЗЛОЖЕНИЯЦИФРОВЫХ СИГНА 10 В ПО УОЛШО-ПОДОБНЫМБАЗИСАМ,. содержащее 1; +1 вычислительных блоков и блок синхронизации,ъ-я ( ОК) группа выходов которогосоединена,с группой управляющих входов 1,-го вычислительного блока, причем информационный выход ъ-го (=О,К) вычислительного блока подключен к информационному входу (1+1)-говычислительного блока, информационный вход-го (ъ=О) вычислительногоблока является информационным входомустройства, а информационный выходК-го вычислительного блока являетсяинформационным выходом устройства,о т л и ч а ю щ е е. с я тем, что,с целью расширения области применения за счет. обработки сигналов, за.данных И =2 Фй щ отсчетами, з,-й (= 1,С) вычислительный блоксодержит 2 д арифметических узлов,2 в,-1 сдвиговых регистров с разрядностью Мц И (где и - разрядностьоперандов) каждый е выходной коммутатор, причем-й (=1,2 д) арифметический узел содержит узел памяти;сумматор-вычитатель, сдвиговый регистр с разрядностью М .,1 и коммутатор, первый выход которого подключен к первому входу сумматора-вычитателя, выход которого соединен синформационным входом сдвигового регистра, выходы разрядов которогоподключены соответственно ко входамкоммутатора, информационный выходузла памяти соединен с информационнымвходом узла памяти и управляющим входом сумматора-вычитателя, второйвыход коммутатора первого арифметического узла соединен с первым входом выходного коммутатора, 1 -й ( =2,2 П 1 ) вход которого подключен к информационному выходу (-1)-го сдвигового регистра, информационный входкоторого соединен со вторым выходомкоммутатора-го арифметического узла, вторые входы сумматоров-вычитателей 2 п 1 арифметических узлов объединены и являются информационным входом ъ-го вычислительного блока, управляющие входы узлов памяти 2 чаарифметических узлов объединены и являются первым управляющим входомгруппы ъ-го вычислительного блока,управляющие входы коммутаторов 2 юарифметических узлов объединены иявляются вторым управляющим входомгруппы 1-го вычислительного блока,управляющий вход выходного коммутатора является третьим управляющимвходом группы -го вычислительного. блока, тактовый вход -го (= 1,2 Ю 1-1) сдвигового регистра является, (+3)-м управляющим входом группыЪ-го вычислительного блока, а выходвыходного коммутатора является информационным выходом -го вычислительного блока,1 108461 Составитель А.Бараноктор С.Тимохина Техред Т.Маточка орректор С. Шекмар одписное омитета ССоткрытий шска Филиал ППП "Патент", г.Уж ул.Проектная, А Заказ 5867/36 ТирВНИИПИ Государспо делам изоб113035, Москва,ж 699венногоетенийЖ, РНедостатком этого устройства яв-ляется невозможность его применениядля разложения цифровых сигналов,заданных не 0=2 отсчетами. 55Изобретение относится к вычислительной технике и может быть использовано для построения устройств цифровой фильтрации, помехоустойчивого кодирования и сокращения избыточности, основанных на алгоритме быстрого разложения по Уолшо-подобному базису цифровых сигналов, заданных И=201 чЮ, п 1 отсчетами, где ш; - четные натуральные числа. 10Известно устройство, выполняющее разложение цифровых сигналов, заданных 0=2 отсчетами, по базисной систе. ме функций Уолша. Это устройство реализует разложение цифрового сигнала 15 по системе Функции Уолша с прореживанием по времени, Устройство содержит блок управления и и последовательно соединенных каналов каждый из которых содержит два блока задержки, арифметический блок и переключатель управляющий вход арифметического блока и переключателя подключены к соответствующему выходу блока уп- равления, а вход устройства подклю чен к входу первого блока задержки и к первому входу арифметического блока первого канала. Вход первого блока задержки и первый вход арифметического блока каждого канала под- З 0 ключен к выходу предыдущего канала, Первый выход арифметического блока, на который поступают суммарные сигналы от входа и выхода первого блока задержки, через первый информаци-,5 онный вход переключателя подключен к выходу канала, а второй выход арифметического блока, на который поступают разностные сигналы, подключен к выходу канала через второй блок задержки и второй информационный вход переключателя канала. Переключатель чередует суммарный и разностный сигнал с временным интервалом, равным .: времени задержки в блоках задержкиканала. Блоки задержки каждого последующего канала задерживают сигнал на время вдвое большее, чем блоки задержки предыдущего канала, Блоки задержки в первом канале задерживают сигнал на один такт, Выход последне, го и-го, канала подключен к выходувсего устройства Г 13. Наиболее близким к предлагаемому является устройство, содержащее блок управления и и последовательно соединенных каналов, каждый иэ которых содержит два блока задержки и арифметический блок, управляюший вход которого подключен к соответствующему выходу блока управления, а выход арифметического блока каждого канала, кроме последнего, подключен ко входу первого блока задержки и первому входу арифметического блока последующего канала, выход первого бло. ка задержки в каждом канале подключен ко второму входу арифметического блока и через второй блок задержки - к третьему входу арифметического блока, вход устройства подключен к входу первого блока задержки и к первому входу арифметического блока первого канала, выход арифметического блока последнего канала подключен к выходу устройства Г 2 3.Недостатком известного устройства является невозможность его использования в задачах разложения сигналов, когда число отсчетов сигнала отлично от степени двойки.Цель изобретения - расширение области применения за счет обработки сигналов, заданных Я=2 ш ш, ,шотсчетами, где ш - четные натуральные числа.Поставленная цель достигается тем что в устройстве для разложения цифровых сигналов по Уолшо-подобным базисам, содержащем К+1 вычислительных блоков и блок синхронизации,-я (ъ=О,К) группа выходов которого соединена с группой управляющих входов -го вычислительного блока, причем информационный выход 1-го Я =О, К.-1) вычислительного блока подключен к информационному входу (ь Ф 1)-го вычислительного блока, информационный вход ъ-го И=О) вычислительного блока является информационным входом устройства, а информационный выход К -го вычислительного блока является информационным выходом устройства, 1,-ый (ъ =1,;) вычислительный блок содержит 2 в,арифметических узлов, 2 щ;-1 сдвиговых регистров с разрядностью М 1, И (где п - разрядность операндов) каждый И выходной коммутатор, причем-й =1,2 ю,) арифметический узел содержит узел памяти, сумматорвычитатель, сдвиговый регистр с разрядностью Фл и коммутатор, первый выход которого подключен к первому входу сумматора-вычитателя, выход которого соединен с информационным входом сдвигового регистра, вы ходы разрядов которого соответственно подключены ко входам коммутатора, информационный выход узла памяти соединен с информационным входом узла памяти и управляющим входом суммато ра-вычитателя,второй выход коммутатора первого арифметического узла соединен с первым входом выходного коммутатора,-й ( =2 2 щ) вход которого подключен к информационному выходу 15 (- 1)-го сдвигового регистра, информационный вход которого соединен со вторым выходом коммутатора-го арифметического узла, вторые входы сумма. торов-вычитателей 2 Л 3 арифметичес ких узлов объединены и являются информационным входом -го вычислитель" ного блока, управляющие входы узлов памяти 2 Гп арифметических узлов объединены и являются первым управляющим 25 входом группы 1-го вычислительного блока, управляющие входы коммутаторов 2 Ю. арифметических узлов объединены и являются вторым управляющим входом группы ъ-го вычислительного щ блока, управляющий вход выходного коммутатора является третьим управляющим входом группы 1-го вычислительного блока, тактовый вход -го=2 щ;-1 сдвигового регистра являет 35 ся ( +3)-м управляющим входом группы ъ-го вычислительного блока, а выход выходного коммутатора является информационным выходом Ъ-го вычислительного блока.40Устройство рассчитано на разложение цифрового сигнала по Уолшо-подобной системе с прореживанием но времени.Устройство предназначено для выполнения матричного преобразования где Г - вектор размерности Як=2 п 1п 1. Юк Р - его спектр размерности Кк; Нк - квадратная ортогональная матрица порядка Йк, строки которой являются Уолшо-подобными функциями. Матрица Н строится по рекурентной формуле+ 3 ЯЬ;.Ь 1,к, (2) где- кронекерово произведение, матрицы А и В составлены из первых п 1 и и вторых.щ, И 1 строк матрицы Н 1, а матрицы б,") и я порядка 2 о чю; , состояние из О, -1 и +1, удовлетворяют условиямИ Й)м- адамарово произвеЯдение;2 ) состоит из 1 и +1 у3 8 ь,(3) где 7 - зйак транспортирования;1 м - единичная матрица порядка щ.В качестве примера приведем,матри. цы порядка 126, удовлетворяющие ус 3ми соответственно группы 5 вычислительного блока 2;. Управляющий вход 13 коммутатора 8 подключен к третьему управляющему входу вычислительного блока 2. АриФметический узел 6 5 состоит иэ сумматора-вычитателя 14 сдвигового регистра 15, имеющего Й 1,- и разрядов, коммутатора 16 на два положения и узла памяти 17 (на сдвиговых регистрах, состоящего из 2 д 1, регистров). Первый информационный вход 14 сумматора-вычитателя 14 подключен к информационному входу 9 арифметического узла, а выход сумматора-вычитателя 14 через сдвиго вый регистр 15 и выход 16 коммутатора 16 подключен к информационному входу 14 сумматора-вычитателя 14.Выход 162 коммутатора 16 подключен к выходу арифметического узла 6, Выход 17 узла памяти 17 на сдвиговых регистрах подключен к входу 17 узла памяти 17 и управляющему входу 14 сумматора-вычитателя 14. Управляющий вход 17 узла памяти 17 и "управляющий вход 16 коммутатора 16 подключены соответственно к первому и второму управляющим входам 1 О и 11 арифметического узла 6. Все остальные арифметические узлы 6., 0 б . вычислительного блока 2 иденпЧтичны арифметическому узлу 6 и отличаются друг от друга только содержимым узла памяти 17 каждого узла. Узел памяти 1.7 в-й функциональной 35 ячейке =1,2. 2 п 1 предназначендля хранения (в виде двухразрядных двоичных кодов) элементов-й строки матрицы Ь"1 порядка 2 , с элементами вида О, -1, +1. 40Устройство работает следующим образом.На вход 1 устройства, который подключен ко входу вычислительного блока 2, с частотой тактовых импульсов подаются отсчеты вектора У, спектр которого по Уолшо-подобной базисной системе необходимо получить, В вычислительном блоке 2 производится попарное сложение-вычитание первого и второго, третьего и четвертого и т,д, отсчетов вектора Г . Эти суммы и разности с тойже тактовой частотой поступают на вход блока 2 Поскольку строение и работа блоков 212 К Я идентичны, то опишем только работу блока 2, предназначенного длявыполнения 1 -го этапа разложения цифрового сигнала по Уолшо-подобнойбазисной системе. Вычислительный блок.2 и содержащиеся в нем арифметические узлы 6 ба.1ь=12 .Ки коммутатор 8 работают периодически повторяющимися, одинаковыми циклами, выполнение каждого иэ которыхдлится М -тактов. Рассмотрим работублока 2 в течение одного такогоцикла, при этом будем описывать рабо-.ту только первого арифметического узла 61, так как работа всех остальныхполностью идентична и совпадает с работой узла 6,1. С выхода предццущегоблока 21.-1 на вход 141 сумматора-вычитателя 14 через вход блока 2 ивход 9 у арифметического узла 6,1 стактовой частотой поступают отсчеты.Сумматор-вычитатель 14 в зависимостиот поступившего управляющего импульсаиз узла памяти 17 дает на выходеа+О аь а -а,.и а+а, где а и а 2значения отсчетов на 1-м и 2-м информационных входах сумматора-нычитателя 14 соответственно. Управляющиеимпульсы из узла памяти 17 с частотой тактовых импульсов подаются.науправляющий вход 14 з сумматора-вычи- .тателя 14, причем сдвиг в узле памя.ти 17 и тем самым смена управляющего импульса на сумматор-вычитатель14 происходит .через каждые Ьтактов и производится по сигналу из блока синхронизации 3 через управляющийвход 17 ч узла памяти 17. Выходныеотсчеты сумматора-вычитателя 14 стактовой частотой поступают на входсдвигового регистра 15, а выходныеотсчеты сдвигового регистра 15 с тактовой частотой поступают на информационный вход коммутатора 16. ПервыеЧтактов цикла коммутатор 16 под-,ключает выход сдвигового регистра 15к выходу арифметического узла 6.При этом выход арифметического узла6 через первый информационный входкоммутатора 8 подключен к выходу.вычислительного блока и выходные отсчеты арифметического узла 6с частотой тактовых импульсов поступаютчерез выход ь-го блока 21 на вход(1+1)-го блока 2. Первые 11, вы-.ходных отсчетов арифметических узлов62,,бдуто запоминаются в сдвиго-,вых регистрах 77 ге; 1, Начиная с (Й, +1)-го такта коммутатор16 по сигналу из блока синхронизации 3 через управляющий вход 16 пе.реключен на выход 16,1 и отсчеты с выхода сдвигового регистра 15 с частотой тактовых импульсов поступают . на информационный вход 14 сумматоравычитателя 14, В этом положении коммутатор 16 находится до конца цикла, т,е. всего (М -Й 1, ) тактов. На первый такт следующего цикла по сигналу иэ блока синхронизации 3 коммутатор 16 переключается на выход 16. Таким образом, в течение последних (М:- й тактов цикла суяматор-вычитатель 14 суммирует с коэффициентом, соответствующим строке матрицы 3), свой выходной отсчет с отсчетом, который. поступает на вход 14, через Ъ так.тов. В то время, как с (й +1)-го по М-й такт идет накопление сумм в сдвиговом регистре 15, коммутатор 8 по сигналу из блока синхронизации 3 через управляющий вход 13 подключает поочередно выходы сдвиговых регистров 77 к выходу вычислительного блока, причем-й сдвиговый регистр 7=1.,2, Дщподключен к выходу вычислительного блока с (д йу, +1)-го по (+1)ЬТ 1й такт. СМ, +1) -го по (ф+1) й, -й такт на сдвиговый регистр 7,=1, 2,.,2 всподается синхронизирую щий тактовый импульс из блока синхронизации 3 по управляющему входу 12, и выходные отсчеты с -го сдвигового регистра поступают через выход -го блока на вход (Ъ+1)-го вычислительно-З го блока. На Й-м такте цикл заканчивается, На (8+1)-й такт на управляющий вход 14 сумматора-вычитателя14 из узла памяти 17 поступает управляющий импульс, соответствующий перво 40 му элементу строки матрицы б), коммутатор 16 по сигналу из блока синхронизации 3 подключает выход сдвигового регистра 15 к выходу арифметичес. кого узла, коммутатор 8 также по сиг"45калу из блока синхронизации 3 подключает выход арифметического узла 6,1 к выходу вычислительного блока и цикл работы вычислительного блока 2, содержащихся в нем арифметических уз лов 6 бп; и коммутатора 8повторяется снова. Спектром цифрового йк -точечного. сигнала по Уолшо-подобной базисной системе функций являются М выходных отсчетов последне- у го вычислительного блока 2 К.1На фиг. 2 представлены временные диаграммы последовательности импульсов на 1-м, 2-м и 3-м выходах блока синхронизации ч,-й группы, Ъ=1,2На диаграмме 1 показана последовательность импульсов на 1-м выходе блока синхронизации. Импульсы 1-го выхода подаются на 1-й управляющий вход ъ-го вычислительного блока и предназначены для управления узлами памяти 17 арифметических узлов 66 щ., С поступлением каждого импульса из блока синхронизации происходит сдвиг в блоках памяти.Яа диаграмме 2 показана последовательность импульсов на 2-м выходе 1-й группы выходов блока синхронизации, 1=1,2 К. Импульсы 2-го выходаподаются на 2-й управляющий вход 1-го вычислительного блока и предназначены для управления работой коммутаторов 16 арифметических узлов 61 бщ, . С поступлением первого импульса коммутатор 16 переключается в положение 16, с поступлением второго импульса переключается обратно в положение 16.На диаграмме 3 показана последова. тельность импульсов на третьем выходе -й группы выходов блока синхронизации, =1,2 К. Импульсы с этого выхода подаются на третий вход груп-. пы 5 управляющих входов вычислитель- ного блока 2 и предназначены для управления работой коммутатора 8. С поступлением-го импульса коммутатор 8 подключает свой (+1)-й информационный вход к выходу вычислительного блока,=1,2 2 п 1,-1. С поступлением последнего импульса комму" татор 8 подключает к выходу вычислительного блока свой 1-й информационный вход.На фиг. 3 представлены временныедиаграммы последовательности импульсов на 4-м, 5-м, , (2%2)-м выходах Ъ-й группы выходов блока синхронизации =1,2 К.На-й диаграмме показана последовательность импульсов на ( +3)-м выходе 1, -й группы выходов блока синхронизации, =1,22 й;-1, которые подаются на (+3)-й управляющий вход 1,-го блока синхронизации соответственно и предназначены для управления работой сдвиговых регистров 7 . 72 И,, С поступлением синхронизнрующих тактовых импульсов на соответствующий сдвиговый регистр происходит сдвиг записанных там отсчетов, которые с выхода сдвиговогорегистра подаются на вход коммутзтора 8.На фиг. 4 представлена схема блока синхронизации 3. 5Блок управления содержит задающийгенератор 18, синхронизированный счастотой ди кретизации входного цифрового сигнала, (к) делителей частоты 19 -19включенных последовательно, и К формирователей управляющих импульсов 20,-20 к.Выход задающего генератора 18 подключен ко входу первого делителя частоты 19, к первому входу каждого из 15формирователей 20-20 к, ко второмувходу формирователя 20 и к выходу 4блока синхронизации,Каждый .-й делитель частоты 19И=1 К) делит частоту поступающих на его вход импульсов на и,(ъ=1 к), оставляя при этомдлительность импульса неизменной.Выход каждого ъ-го делителя частоты 19 подключен ко входу (-+ 1)-го 25делителя частоты 191+ и ко второмувходу (ъ+1)-го формирователя 20 . ,Выход последнего (к)-го делителячастоты 19 1 подключен ко входук-го формирователя 20 к, Выходы ,-гоформирователя 20 образуют 1 -ю группу выходов 4 блока синхронизации,Каждый ъ-й (=1. К) формирователь 20 изформирователей 20 л -20 ксодержит делитель частоты 21 на(ЗФ;-1), дешифратор 23 на (2 ю,-1)выходов и (2 п 1,-1) ключей 241-24 п,.Первый вход формирователя 20 подключен к информационным входам клю Очей 24-242. Второй вход формирователя 20 1 подключен к первому и(2 в;+2)-му выходам формирователя 20и.ко входам делителя частоты 21 исчетчика 22. Выход делителя частоты 21 подклю. чен ко второму выходу формирователя 20 , а выход счетчика 22 подключен ко входу дешифратора 23; -й выход дешифратора ( =1,; , (2 п, - 1) подключен к управляющему входу-го ключа 24. Выходы ключей 24-242,п ,1 являются выходами формирователя 20 с номерами с третьего по (2 п 71+1)-й. Счетчик 22 вместе с дешифратором 23 распределяют входную последовательность импульсов длительностью в МЧ.-периодов тактового импульса поочередно на (2 ер,-1) выходных линий, образуя многофазный, точнее (2 а,-1)-фазный тактовый сигнал (фиг. 3).При поступлении этих разрешающих импульсов на управляющие входы ключей 241-24. они поочередно открываются и на выходы последних поочередно проходит пачка из (М ) тактовых импульсов (диаграммы на фиг.3). Этот сигнал управляет работой сдвиговых регистров 7 . 17 гоц 1.Предлагаемое устройствопозволяет осуществить поточную обработку данных и может быть использовано для поточной обработки следующих друг за другом циФровых сигналов,Данное устройство обладает следующими преимуществами: позволяет получать разложение цифровых сигналов, заданных М=2 т д , ,гл отсчетами, где ш- четные натуральные числа, по Уолшо-подобной базисной системе функций;позволяет осуществить на основе выбора матриц 8 1 = 1,2, ,К, и темЮсамым Уолшо-подобной базисной системе, адаптивное решение задач фильтрации, сжатия и помехоустойчивого кодирования путем адекватного конкретной задаче спектрального представления исходных цифровых сигналов.