Буферное динамическое оперативное запоминающее устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 695388 19/ ГОСУДАРСТВЕННПО ИЗОБРЕТЕНИПРИ ГКНТ СССР КОМИТЕТИ ОТКРЫТИ ЕТ оминаю-. оминаю" типа, и ах сбора, нальной к зап ти кзап еского систем многока овышеетсява. а блок-схе еративного а; на Фи ия; на фиг. ясигналов а формиров фиг 6 - бло запои 4 - вариателя -схех;на игнаателя хема х огибаю ирователя формир иг.9 - бло ОПИСАНИЕ АВТОРСКОМУ СВИДЕТЕЛЬСТВ(56) Авторское свидетельство СССРМ 1251181, кл, 6 11 С 19/00, 1985,Авторское свидетельство СССРМ 1019492, кл. 6 11 С 11/00, 1983.(54) БУФЕРНОЕ ДИНАМИЧЕСКОЕ ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО(57) Изобретение относится к технике запоминающих устройств, в частности к запоминающим устройствам динамического типа,и может быть использовано в системах сбоИзобретение относитсящим устройствам, в частносщим устройствам динамичможет быть использовано врегистрации,и обработки. измерительной информацииЦелью изобретения явние быстродействия устрой На фиг.1 представлен Ферного динамического оп минающего устройств блок-схема блока управлен блок-схема распределител анты; на фиг.5 - блок-схем управляющих сигналов; на ма формирователя тактовы фиг,7 - блок-схема Форм лов; на фиг.8 - блок-схем сигналов считывания; на Ф ра, регистрации и обработки информации, Цель изобретения - повышение быстродействия устройства. Устройство содержит накопитель, счетчик, дешифратор, переключатель, первый блок буферных регистров и накопитель, второй блок буферных регистров, блок управления. Устройство может использоваться.для записи цифровых сигналов в диапазоне тактовых скоростей, а также поедставляет возможность записывать различное количество входных информационных сигналов без изменения структуры устройства, Считывание записанной информации может производиться в широком диапазоне тактовых скоростей. 13 ил,переключателя; на Фиг 1013 - временные диаграммы работы узлов устройства.Буферное динамическое оперативноезапоминающее устройство содержит переключатель 1, распределитель 2 и 3 сигналов, блок 4 буфеоных регистров, накопитель 5, блок 6 буферных регистров, блок 7 управления, блок элементов И-ИЛИ-НЕ 8, дешифратор 9, счетчик 10 адресов, счетчик 11 регенерации, информационные выходы 12, вход 13 сигнала диапазона, вход 14 сигнала записи, тактовый вход 15, входы 1623 числа сигналов, вход 24 сигнала сброса, выходы2529 разрешения распараллеливания блока 7 управления, адресные входь: 30 и 31, выходы 32.44 блока 7 управления, входы 45, 46 блока 7 управления, выход 47 сигнала окончания записи устройства, вход 48;Блок управления (фиг.2) содержит фоомирователь 49 тактовых огибающих, генера 1695388 20сигналы с первого распределителя. Ко второй части относятся микросхемы памяти накопителя, куда записываются сигналывторого распределителя, Входы выбора режима запись/чтение и Е микросхем в каждой части объединены между собой иподсоединены;- ьход сигнала выбора режима запись/чтение первой части соединен черезуправляющую группу входов накопителя содним из выходов группы выходов блокауправления,.- вход сигнала выбора режима запись/чтение второй части соединен черезуправляющую группу входов накопителя сдругим выгодом группы выходов блока управления.Устройство разрабатывается в зависимости от технических характеристик систем, слгналы которых подлежат записи.Покажем, для примера, последовательностьрасчета динамической памяти для записисинхронных цифровых сигналов со следующими характеристиками:1. Число входных информационных сигналов от 1 до 4:2, Диапазон тактовых скоростей,МБИТ/С до 100 по каждому входу;3. Общий объем памяти Ч устройства 2МБИТ,В качестве элемента памяти выберемполупроводниковое длнамическое оперативное ЗУ с произвольной выборкой (ЗУПВ), емкостью 16 К (16384 БИТ), например,больцую интегральную схему (БИС)К 565 РУ 66. Для расчета важны следующиепараметры;Чап =16 К - объем памяти;Гмакс =. 4,0 УБИТ - макслмальная скорость следования уп равляющих сигнало "з,Гмм, = 0,064 МБИТ/С минимальная скорость следования сигналов,Общий объем памяти устройства Ч притаких параметрах микросхем памяти составит Чу =-120 Чап =. 120 16384 = 1,966080МБИТ,Учлтывая, что на входе может присутствовать от 1 до 4 информационных сигналов,произведем расчет максимальной скоростиРмакс в каждом конкретном случае.При одном или двух сигналах на входеУСТРОйСТВа Рмакс СОСТаВИТ ГмаксК = 4,060=240 МБИТ/С, где К - коэффициент распараллеливания одного сигнала первым ивторым распределителями, Если на входеустройства три сигнала, то К=40, аРмакс=1 максК = 4,040=-160 М БИТ/С. Причетырех записываемых сигналах К=30,Рмакс= максК =-4,030 = 120 МБИТ/С На следующем этапе, исходя из заданных характеристикрассмотрим воэможности разработки блоков и узлов устройства на основе выпускаемой отечественной про-, 5 мышленностью элементной базы, Переключатель (фиг.10) легко может быть разработан на основе микросхем эмиттерно-связанной логики (ЭСЛ) серий КБОО или К 1500, в частности микросхем типа К 50 ОЛК 117 или К 500 10 ЛС 118 М, К 500 ЛС 119 М, КБООЛК 118 (Справочник. Применение интегральных микросхем в электронной вычислительной технике" /Под ред. Б.Н.Файзулаева, Б,В,Тарабрина, М"Радио и связь", 1986. Справоч ник по интегральным микросхемам,/Подред. Б.В,Тарабрина, М,; "Энергия, 1980),Первый и второй распределители разрабатываются с использованием микросхем К 500 И Р 141 К 1500 И Р 141 К 500 Л С 118 20 К 5 ОООЛС 119, КБООЛМ 101. В накопителеможно использовать микросхемы памяти типа К 565 РУ 6, КР 581 РУ 4, К 565 РУ 3, К 565 РУ 5. В первом и втором блокахбуферных реистров удобно использовать МБР ти па К 589 ИР 12 или К 565 ИР 12, Так как блокуправления используется во всех режимах, то рассмотрим Отдельно каждый его узел, В формирователе тактовых огибающих (фиг.6) можно использовать микросхемы 30 КБООИР 141 или К 1500 ИР 141, К 500 ЛС 119,КБООЛМ 105, К 500 ЛМ 109. Формирователь (фиг.7) может быть разработан на основе микросхем К 500 ТН 231, К 500 Л С 118, К 5 ООЛМ 102. Блок элементов И-ИЛИ разра батывается. на микросхемахК 155 ЛРЗ/ЛР 4/, К 555 ЛР 13 или К 531 ЛР 9 П и К 155 ЛН 1. В блоке управления могут использоваться отдельные элементы типа КБ 31 ЛР 9 П или К 155 ЛР 4, а также К 155 ЛАЗ и 40 ЛИ 1. Формирователь сигналов считывания(фиг,8) разрабатывается на триггерах типаК 155 ТМ 2 или К 531 ТМ 2. Генератор тактовых импульсов можно собрать по схеме 588, (Справочник под ред, В.Б.Тарабрина), под бирая по необходимости нужные значениярезисторов. и конденсаторов, Формирователь управляющих сигналов (фиг,5) может быть построен с использованием микросхем типа К 500 ЛС 119, или К 1500 ЛК 118, 50 К 500 ТМ 231, К 50 ОЛ С 118, К 500 Л М 102,К 155 Л Р 1.Делители на 2, на 3, на 5, используемыев ФУС, легко собрать по схемам на с.572 - 574 (Справочник под ред.Б,В.Тарабрина), 55 где используются микросхемы К 500 ТМ 231,Блок И-ИЛИ-НЕ (фиг.2) разрабатывается на основе микросхем К 531 ЛР 9 П. В качестве дешифратора (фиг,1) используются микросхемы К 155 ИДЗ, Счетчик и счетчик регенерации (фиг,1) выполнены на микросхемахК 155 И Е 7.Формула изобретения Буферное динамическое оперативное запоминающее устройство, содержащее накопитель, выходы котороо подключены к информационным входам первого блока буферных регистров, выходы которого являются информационными выходами устройства, счетчик, дешифратор, переключатель, информационные входы которого являются информационными входами устройства, о т л и ч а ю ще е с я тем, что, с целью повышения быстродействия устройства, оно содержит первый и второй распределители сигналов, блок элементов И-ИЛИ-НЕ, блок управления, второй блок буферных регистров и счетчик регенерации, выходы которого подключены к входам первой группы блока элементов И-ИЛИ-НЕ, к входам второй группы которого подключены информационные выходы счетчика адресов, выходы старших разрядов которого подключены к соответствующим входам блока управления, вход сброса счетчика адресов является соответствующим входом устройства и подключен к соответствующему входу блока управления, входы диапазона и чтения и выход окончания записи которого являются соответствующими входами и выходами устройства, счетный вход счетчика регенерации подключен к соответствующему выходу блока управления, выходы коммутации адресов строк и столбцов которого подключены к управляющим входам блока элементов И-ИЛИ-НЕ, выходы которого подключены к адресным входам накопителя, информационные входы которого подключены к выходам второго блока буферных регистров, входы первой и второй групп которого подключены к выходам со ответственно первого и второго распределителей сигналов, информационные входы которых подключены к выходам соответственно первой и второй групп переключателя, управляющие входы которого являются 10 входами числа сигналов устройства и подключены к соответствующим входам первого и второго распределителей сигналов и блока управления, входы записи и тактовых сигналов которого являются соответ ствующими входами устройства иподключены к управляющим входам первого и второго распределителей сигналов, входы управления распределением которых подключены к соответствующим 20 выходам блока управления, выходы стробирования которого подключены к соответствующим входам второго блока буферных регистров, входы регистрации адресов, импульсов записи и чтения нако пителя подключены к соответствующимвыходам блока управления, тактовый выход которого подключен к соответствующему входу. первого блока буферных регистров, стробирующие входы которого 30 подключены к выходам дешифратооа. входы которого являются адресными входами второй группы устройства, выходы разрешения распределения блока управления подключены к соответствующим входам 35 первого и второго распределителей сигналов, счетные входы счетчика адресов подключены к соответствующим выходам блока управления, 16953885 10 тор 50 тэктовых импульсов, формирователь51 управляющих сигналов, формирователь52 сигналов, блок элементов И-ИЛИ 53, элемент 4-ЗИИЛИ-НЕ 54, элемент 4-3-2 ИЗИЛИ-НЕ 55, формирователь 56 сигналовсчитывания, элемент 2 И 57, элемент 2 И-НЕ58, выход 59 формирователя 51 управляющих сигналов, выход 60 генератора 50 тактовых импульсов и элемент НЕ 61,Распределитель сигналов (фиг.З) содержит блоки 6268 регистров сдвига, первый69 и второй 70 элементы З-ЗИЛИИ, 2-2-22 ИГИИ 71 и 72, элементы 3-ЗИЛИИ 73 и74, блок 75 регистров сдвига и элемен НЕ76,В горой распределитель сигналов(фиг.5) содержит элементы 2 ИЛИ/2 ИЛИ-НЕ93 и 94, 4-3-2-2 ИЛИИ 95, делители 96, 97;элемент 3-2 ИЛИИ 98, элемент НЕ 99, делители 100 и 101, триггер 102, элемент 4-32-2 ИЛИИ 103, элемент 2-2 ИИЛИ-НЕ104, триггеры 105 и 106, элементы НЕ 107 и108, элемент 4-3-2-2 ИЛИИ 109, делитель110, элементы НЕ 111, 112, триггер 113.Формирователь 49 тактовых огибаюьцих (фиг.6) содержит блок 114 регистровсдвига, элемент ,ОИЛИ-НЕ 115, элемент2 ИЛИ-НЕ 116, элемент ЗИЛИ-НЕ 117, элемент 2 ИЛИ+Е 118, элемент 4 ИЛИ-НЕ 119,и элемент НЕ 120,Формирователь 52 сигналов (фиг.7) содержит элсмент НЕ 121, триггеры 122.124и элемент 3-2 ИЛИИ 125.Формирователь 56 сигналов (фиг,8) считывания содержит триггеры 126,128,Переключатель 1 (фиг.9) содержит элементы 2-2 ИЛИИ 129.132, элементы 2-2-22 ИЛИИ 133135 и элемент 2 ИЛИ 136Устройство работает в трех режимах:"Запись","Регенерация","Чтение", В режиме "Запись" в начальный момент временина четвертый вход устройства подается импульс определенного уровня, что приведетк установке в исходное состояние триггеров, счетчиков и других элементов, расположенных в счетчике и блоке управления.Далее на группу управляющих входов устройства подается комбинация из восьмисигналов, задающая количество поданныхна информационные входы переключателясигналов, подлежащих записи, на третийвход устройства подается тактовая скоростьР записываемых информационных сигналов, Установкой определенного (низкогоили высокого) уровня сигнала "Диапазон"на первом входе уст ройства задается диа -15 20 25 30 35 40 45 50 55 пазон (нижний или верхний) записи информационных сигналов, Если скорость Е информационных сигналов меньше Р 5 МБИТ/С, то запись необходимо произ-, водить в нижнем диапазоне - уровень логического нуля сигнала "Диапазон" транзисторно-транзисторной логики (ТТЛ), в противном случае - в верхнем диапазоне - уровень логической единицы ТТЛ-сигнала "Диапазон".1695388 у ц 0фОЮ С Ч,В в О 87 о фО4 Ред Т.Орловск орре КРавцова оиэводственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 10с каз 4167 ВНИИП г 3 Составитель С.Шуст Техред М.Моргентал Тираж Подписноесударс 1 венного комитета по изобретениям и открытиям при ГКНТ С 113035, Москва, Ж, Раушская наб., 4/5ся одновременно каждые бф 4 фили Зфсим- При тактовой скорости Г информационволов в зависимости от количества сигналов ных сигналов меньше 5 МБИТ/С устройство на входе устройства, В результате в первом производит запись сигналов в нижнем диаблоке хранится в общем сто двадцать сим- паэоне, Для этого на первый вход устройстволов до прихода следующего строба; 5 ва необходимо подать нулевой уровень ТТЛ,- активизируют выходы первого блока Различия работы устройства в нижнем и буферных регистров, в результате чего на верхнем диапазонах лишь в том, что в кижста двадцати входах накопителя появятся нем диапазоне сигналы управления ВАБ, сто двадцать хранящихся в блоке символов. САЗ, ЮЕ режимами работы накопителя форПериодактивиэации выходовпервого блока 10 мируются от ГТИ, расположенного в блоке буферкых регистров равен периоду следо- управления, а не от тактовой скорости Г вания сигкала ВАЯ регистрации адресов информационного сигнала. Стробирование ст ок элементов памяти накопителя. Счет- . данных в первом блоке буферных регистровтричик о иф рм рует 14-разрядные адреса, кото- производится так же, как и в верхнем д аяК Р=К рые коммутируются блоком элементов 15 паэоне, т,е. один раэ эа время / 1= И-ИЛИ-НЕ в две комбинации по семь сим- где К=6 ф, 4 ф или Зф. Активизация выходов волов и подаются на адресный вход накопи- первого блока буферных регистров проиэтеля, Период формирования нового адреса водится только после стробирования данрававен периодууправляющих сигналов ВАЯ, кых, а период активизации равен одному САБ, ЧЧЕ, 20 периоду следования сигнала ВАБ, СтробиСледует отметить, что при одном инфор- рование данных первым блоком буферных мационном сигнале на входе устройства регистров и активизация его выходов синхпроизводится регистрация данных сначала рониэируются формирователем, распслов первой половине накопителя, затем во женным в блоке управления устройства. второй. В момент заполнения второй поло Для чтения данкых из накопителя необвины объема накопителя в первой половине ходимо на первую группу адресных входов производится регенерация информации устройства подать 14-разрядный адрес, почтения данных из элементов памяти. Это сле чего на пятый вход устройства податькто ый и еоб азясь в достигается тем, что счетчиком 10 выраба- импульс чтения, который, пр р у тывается при одном информационном сиг блокеуправления в несколько управляющих нале на входе устройства промежуточный импульсов, разрешит прохождение адреса сигнал "Окончание записи - 1", который со входа счетчика на его выход и вход блока поступает из второй группы выходы выходов на элементов И-ИЛИ-НЕ, остановит счетчик один из входов 45 второй группы входов регенерации и скоммутирует 14-разрядкый блока управления. В результате сигнал вы адрес в блоке элементов И-ИЛИ-НЕ в два бора режима "Запись/Чтение" ЮЕ, относя- семиразрядных адреса строки и столбца, щийся к первой половине накопителя, которые поступают на адоесные входы наинвертируется и с пятои группруппы выходов копителя. При наличии на управляющих вхоблока и авления поступает на один из вхо- дах накопителя сигналов регистрации строк дов второй группы управляющих входов на ВАЯ и столбцовлока управлениякопителя. При заполнении всех ячеек а также адреса на ста,"вадцати выходах памяти устройство переходит в режим "Ре- накопителя появятся данные, хранящиеся енерация", который осуществляется чте- по сформированному адресу. После этого нием данных из накопителя. Режим блоком управления вырабатывается им"Регенерация" инициируется поступлением 45 пульс стробировакия дакных, который по- сигнала из второй группы выходов счетчика ступает на тактовый вход второго блокар ю группу входов блока управления, буферных регистров. После стробирования который является последним адресом счет- данных вторым блоком буф р р р чика. После .этого с шестого выхода блока на второй адресный вход устройства пода- управления на выход устройства поступает 50 ется пятиразрядный адрес, который преосигнал "Окончание записи". В момент по- разуется дешифратором в сигнал, ступления сигнала "Окончание записи" уп- активизирующий выходы буферного региставляющие сигналы ВАЯ, САЯ ЧЧЕ начнут ра заданного адреса. Перебором адресов формироваться от генератора тактовых им- буферных реги р ры гист ов п оизводится чтение пульсов (ГТИ), расположекного в блоке уп данных из второго блока буферных региставления. Одновременно вырабатываются ров. После этого формируется следующий счетчиком регенерации адреса строк, кото-разрядный адреравления. дновременно вырая ный а ес, подается импульс чтерые через блок элементов И-ИЛИ-НЕ посту- ния.и порядок поступления сигналов повтодают на адресные входы накопителя. ряется.20 30 Следуе 1 Отметить, чта гранина между верхним и нижним диапазонами апра,:елена значением тактавоЙ скорости5 ЧЬИТ/С информационных сигнзлоо с учетом треба Взний на минимальный период ааращения к любаЙ стаоке пал- праваднлкаоых динамических Оперативны( запоминающих устройствВ реж ма "Ьапись" В начальный момент времени нз Вход 24 устройства падается игнал с .7:зса, чта г;риоедет к установке в исходное состояние сче-.чика 10 и блока 7 уг:равления, Далее нз входы 16,23 устрой- ства падаегсг комбинация из ВОсьми сиГналав, Задзк.щы каличес;оа поданных на ин(7 армзцисннь,е входы сигналов, подлежа, щих записи Нз т ктавьЙ ВХОД 15 пОДается сигнал с частотой Р записываемых информационных ;":, гналао. :,станоокай опреде:еннагс , нэкаго или Высокого) уровня .игнзл= на входе 3 устроистоа задается :иапаз 7 Н;ни 7 кний или Верхний) записи ин.Ьарглацианньх сигналов, Если скорость Г .". и ф а р к а ц О н н ы х с и г н а л о в м е н ь ш е( Б И /С, та запись необходимо произзодить В нижнем диапазоне уровень лаГи", еско Га нIл си Гнала диапазона), В про.гизнам случае - в Верхнем диапазоне, Рзссмагрим р" боту устройства в верхи;:м Дизпзэ 7 не. В г:-. реюпочателе 1 произойЦвт П 1,( К 7 ОНИЕ ИНфОРМЗЦИОННЫХигналав к первой и отарой группе выходов, "- блоке 7 управления выходов 2529 на распределители 2, 3 подаются сигналы, разэешз.ащи азсггаазллеливзние входных инфо,.мацианнь.х сигналов на определенное .(Оличестоо по:ледооательностей, Так, если зап;."Взегс,"стаойстоом Один или доа ин" :.:,:Ор"заиан-,ь:х сигнала, та последние р-.спз.а:Поливаются, распределителями 2,на юсстьдесят последовательностей, При трс( или четырех инфдрмацианных сиГНВлзх а входах устройства происходит их распяраллсливание на сорок или таидцать последовательностей каждьнл сиГнал соответственна, Параллельна этому блОкОм 7 управления фармир/атся из тактовой скорости/правяющие сигналы регистрации адресов стрск 34 и столбцов 35 и выбора режик а запись/чтение 36, 37 эле.ентоо памяти, кстарые с выходов блока 7 пааления подаются на соатветствуОщие входы накопителя 5, Следует (7 тГ,;Отить. Чта длительность сиГналОВ 34 - 3" .раон" .К/": К Т 1, где К - количество :";аслед.:ватеьнастей, полученных в ре:льтате ;3 зспа 7 аллелиоания ОднОГО информационного с Гнала, т.е, К может быть оая;-"н 60 И 0:л 30), Одновременно с оыкадая 3. Н,:7,О(а 7 упааоления на блок 4 буферных регистров подаются сигналы, которые выполняют следующие функции: страбируют в блоке 4 буферных регистров символы, присутстоующие на его информационных входах, т.е, запоминаются одновременно каждые 60 (40 или 30) символов в зависимости от количества сигналов на входе устройства. В результате в блоке 4 хранятся в общем сто двадцать символов да прихода следующего строба, Кроме того, актлвизируют выходы блока 4, о результате чего на ста двадцати входах накопителя появятся сто двадцать символов данных.Период активизацли выходов блока 4 буферных регистров равен периоду следования сигнала 34 регистрации адресов строк элементов памяти накопителя 5, Счетчик 10 формирует 14-разрядные адреса, которые коммутируются блоком 8 элементов И-ИЛИ-НЕ в две комбинацил по семь символов и подаотся на адресный вход накопителя 5. Период формирования нового адреса равен периоду следования управляющих сигналов 34 - 37. Следует отметить, что при одном информационном сигнале на входе устройства производится регистрация данных сначала в первой половине накопителя 5, затем во второй. Во время заполнения второй половины абьема накогнлтеля 5 в его первой половине производится регенерация информации чтением данных из элементов памяти, Это достигается тем, что счетчиком 10 вырабатывается при одном информационном сигнале на входе устройства промежуточный сигнал "Окончание записи", который поступает с выхода на один из входоо 45, 46 блока управления 7, В результате сигнал 36 Выбора режима "Запись/Чтение", относящийся к первой половине обьема накопителя 5, инВертируется и с выхода 36 блока 7 управле-ния поступает на соответствующий вход накопителя 5,При заполнении всех ячеек памяти устройство переходит в режим "Регенерация", который осуществляется пением данных из накопителя 5, Режлм "Регенерация" инициируется постуглением сигнала с выхода счетчика 10 на вход 46 блока 7 управления, который на вь,ход устройства поступит сигналом "Окончание записи", В момент поступления сигнала "Окончание записи" управля.ощие сигналы 34 - 37 начнут формироваться от генератора тактовых импульсов ГТИ)расположеннага в блоке 7 управления. Одновременно Вырабатываются счетчиком регенерации 11 адреса строк, которые через блок элементов И-ИЛИ-НЕ 8 поступают на адресные входы накопителя 5.10 20 30 35 40 45 50 55 При тактовой скорости Г информационных сигналов меньше 5 МБИТ/С устройство производит запись сигналов в нижнем диапазоне (логический уровень нуля на входе 13 устройства). Различие работы устройства в нижнем и верхнем диапазонах лишь в том, что в нижнем диапазоне сигналы регистрации адресов строк 34, столбцов 35 и сигнал выбора режима "Запись/Чтение" 36, 37 элементов памяти накопителя 5 формируются от Е. ГТИ, расположенного в блоке управления, а не от тактовой скорости Г информационных сигналов. Стробирование данных в первом блоке буферных регистров 4 производится, как и в верхнем диапазоне, т.е. один раз за время К/Е = К Т 1, где К = 6040 или 30); Т - тактовый интервал,Активизация выходов блока 4 буферных регистров производится только после стробирования данных, а период активизации равен одному периоду следования сигнала 34, Стробирование данных блоком 4 буферных регистров и активизация его выходов синхронизируется формирователем, расположенным в блоке.7 управления. Для чтения данных из накопителя 5 необходимо на адресные входы 30 устройства подать 14-разрядный адрес, после чего на вход 48 устройства подать импульс чтения, который, преобразуясь в блоке управления 7 в несколько управляющих импульсов, разрешит прохождение адреса со входа счетчика 10 на его выход и вход блока элементов ИИЛИ-НЕ 8, остановит счетчик регенерации 11, скоммутирует 14-разрядный адрес в блоке элементов И-ИЛИ-НЕ 8 в два семиразрядных адреса строки и столбца, которые поступят на адресные входы накопителя 5, При наличии на управляющих и адресных входах накопителя 5 сигналов регистрации адресных строк 34, столбцов 35 и сигнала чтения 36, 37, а также адреса на ста двадцати выходах накопителя 5 появятся данные, хранящиеся по сформированному адресу. После этого блоком 7 управления вырабатывается импульс стробирования данных, равный инверсному сигналу регистрации столбцов, поступающий с выхода 38 блока 7 управления на тактовый вход блока 6 буферных .регистров. После стробирования даннь,хблоком 6 буферных регистров на адресный вход 31 устройства подается,пятиразрядный адрес, который преобразуется дешифратором 9 в сигнал, активирующий выходы буферного регистра 8 в блоке 6 заданного адреса. Перебором адресов буферных регистров производится чтение данных из блока 6 буферных регистров. После этого формируется следующий 14-разрядный адрес, подается импульс чтения и все процессы повторяются,Блок управления работает следующим образом. Перед началом работы, подавая сигналы сброса и диапазона на входы 24 и 13 соответственно и комбинацию сигналов (характеризующую количество информационных сигналов на входе устройства) на входы блока управления, устанавливают режимы работы блоков 51, 49 и 52. В режиме "Запись" блок 7 управления начинает работать при подаче сигнала "Запись" на вход 14 и далее на вход формирователя 51. После этого формирователи 49 вырабатывают пять видов тактовых огибающих ТО), условно названных ТО, Т 0-2, ТО-З, ТО, Т 0-5, которые поступают на выходы 25-29. Блок 51 вырабатывает сигналы регистрации адресов строк 34 и столбцов 35, а также сигнал выбора режима "Запись/Чтение" 36, 37 и сигналы 40, 39, управляющие коммутацией адресов строк и столбцов на выходы блока элементов И-ИЛИ-НЕ. При одном информационном сигнале на входе устоойства и верхнем диапазоне записи сигнала формирователем 51 вырабатывается промежуточный сигнал "Окончание записи", который с выхода поступает на вход блока элементов И-ИЛИ 53. Сигнал "Окончание записи" вырабатывается формирователем 51 при поступлении на вход 45 блока 7 управления 15-го разряда адреса, выработанного счетчиком 10, После этого с выхода 36 блока элементов И - ИЛИ 53 на выход блока 7 управления поступает сигнал, инверсный сигналу "Запись", который приводит к выполнению первой половины накопителя режима "Регенерация" чтением данных. При поступлении на вход 46 бпока 7 управления 16-го разряда адреса, .формированного счетчиком 10, формирователем 51 вырабатывается сигнал "Окончание записи", который приводит к поступлению на выход 37 блока элементов И-ИЛИ 53 сигнала записи, т,е. к выполнению режима "Регенерация" накопителем в полном объеме. При двух, трех или четырех сигналах на входе устройства сигнал "Окончание записи" не вырабать 1 вается, а вырабатывается сразу сигнал "Окончание записи". В верхнем диапазоне записи формирователь 52 и элемент 4-3- 2 И-ЗИЛИ-НЕ 55 не работают. В нижнем диапазоне записи с выходов формирователя 52 поступает так называемый "Импульс записи", который вырабатывается после поступления из формирователя 49 сигнала ТОна первый вход формирователя 52, Импульс записи разрешает поступление сигнала со второго входа элемента 4-ЗИ 1695388 1230 35 40 45 50 55 2 ИЛИ-НЕ 54 на его выход и запрещает в элементе 4-3-2 И-ЗИЛИ-НЕ 55 прохождение сиГНала с его шесОГО входа на выход. Этим разрешается Формирование текущего адреса записи счетчиком 10 и запрещается формирование текущего адреса реГенерации счетчиков регенерации. В момент присутствия на гервом входе блока элементов ИИЛИ 53 сигнала "Импульс записи" на его выходы 36, 37 и выходы блошка 7 управления поступааг прямой сигнал записи, который является сигналом записи в элементы памяги накопигеля, В нижнем диапазоне сигналы регистрации адресов срок 34 и столбцов 35, а также сигналы записи 36, 37 формируются от внутреннего генератора 50, Блок 56 работает только в режиме "Чтение", Им формируется "Импульс чтения", который, поступая на элементы 4-3-2 И-ДИЛИ-НЕ 55, запрещает формирование текущего адреса регенерации, разрешает прохождение адреса со входа счетчика на его выход и соответственно вход блока элементов И-ИЛИ-НЕ. Параллельно элементом 2 ИНЕ 58 вырабатывается импульс, стробирующий данные в блоке 6 буферных регистров.Распределлтель 2 сигналов работаеттолько в режиме Запись, Подавая на входы комбинации сигналов, характеризующих количество записываемых информационных сигналов, задают режимы работы блоков 67, 68 и 75 регистров сдвига, Распределитель 2 начинает работать при подаче сигнала "Запись" 14, Работа блоков регистров сдвига осуществляется подачей на вход 15 тактовой скорости Р информационных сигналов. Блок 63 регистров сдвига работает только в режиме параллельной передачи слгналов со входа на его выход,ри записи одного или двух информационных ".,Игналов на вход оаспределителя 2 сигналов подается сигнал высокого уровня, В этом случае блок 67 регистров сдвига работает в режиме последовательного сдвига, причем в таком же режиме работают блоки 68 и 75 регистров сдвига, так как на их вторые управляющие входы поступает сигнал 29, являюцийся тактовой огибающей ТО, Это дает воэможность записывать в них тридцать символов информационного сигнала, На управляющие входы блоков 62, 64, 65 регистров сдвига поступают сигналы ТОГвыход 25), ТО(выход 26), ТО(выход , 27) соответственно, из Группы входов распределителя 2, В итоге в блоки 62, 64, 65 регистров сдвлга запишется 5, 10, 15 символов информационного сигнала соответственно, причем если их поставить друг за другом, то получится отрезок сигнала в 30 символов, В итоге в распределитель 2 запишется отрезок сигнала в 60 символов, При трех или четырех информационных сигналах на входе устройства, т.е. при наличии на 20-м или 22-м входе высокого уровня, а на ее 21-м и 23-м входах сигналов низкого уровня на выходах блоков 63, 64 и 65 регистров сдвига появляются комбинации из 5, 10, 15 символов информационного сигнала, поступающего с выхода распределителя 2. На соответствующих выходах блоков 67, 68 и 75 регистров сдвига появятся комбинации из 5, 10, 15 символов информационного сигнала, поступающего на вход распределителя 2. Таким образом, при записи в устройство одного или двух информационных сигналов распределитель 2 распараллеливает их на шестьдесят последовательностей. При трех или четырех записываемых сигналах первый распределитель распараллеливает два сигнала на тридцать последовательностей каждый. Распределитель 3 сигналов работает только в режиме "Запись". Перед началомработы на входы 20-23 поступает комбинация сигналов, задающая режимы работы олоков регистров сдвига и характеризующая количество записываемых информациОнных сигналов, Так, если на входе присутствуют три информационных сигнала, то на прямой вход 20 сигнала 38 необходимо подать высокий уровень, а на вход 21 сигнала 38 - низкий, Ча входы же 22, 23 необходимо подать соответственно низкий и высокий уровни, При четырех информационных сигналах на входе устройства на вход 22 и 23 сигналов 48 и 49 необходимо подать низкий и высокий уровни соответственно, а на входы 20, 21 подать соответственно низкий и высокий уровни, Так как режим работы распределителя 3 при записи в устройствокак одного, так и двух информационных сигналов одинаков, то в блоке 7 управления организован сигнал, условно обозначенный 1+2 В, который задействуется при одном или двух записываемых устройством сигналов, Поэтому при записи устройством одного или двух сигналов на первый и второй входы четвертой группы входов второго распределителя подается высокий (сигнал 1+2 В) и низкий (1+2 В) уровни, а на прямые 20, 22 и инверсные 21, 23 входы второй группы входов подается соответственно низкий и высокий уровни. В этом случае на вторые управляющие входы блоков 84, 86, 87 регистров сдвига поступают сигналы соответственно со входов 25 (Т 0-1), 26 (ТО), 27 (ТО) распределителя 3, а на вторые управляющие входы 89 - 92 регистров сдвига через зле;",енты З-З-З-ЗИЛИИ,77 - 80 соответственно поступит сигнал ТО со входа 29, Сигнал ТОсо входа 26 распределителя 3 поступает на блоки 86 и 85 регистров сдвига, переписывая в последний одновременно пять сигналов с выходов блока 84 регистров сдвига. В результате в блоки 85, 86, 87, 89, 91 и 92 регистров сдвига запишется по 5, 10, 15, 5, 10, 5, 10 символовинформационного сигнала соответственно,что в итоге составляет отрезок сигнала в 10шестьдесят символов, Следует отметить, что режимы работы блоков 84-87 регистровсдвига не меняются при любом количестре записываемых устройством. информационных сигналов, При трех информационных сигналах на входе устройства, т.е, при наличии высокого уровня на входе 20 и низкого на входе 21, на вторые управляющие входы блоков 89-92 регистров сдвига через элементы 3-3-3-ЗИЛИИ 77-80 поступит сигнал ТОс входа 28. В результате в блоки 89 и 91 регистров сдвига запишется по пять символов третьего информационного сигнала в каждую со второго входа распределителя 3, В блок 90 регистров сдвига запишется десять символов второго информационного сигнала. В блок 92 регистров сдвига запишется десять символов первого информационного сигнала с четвертого входа первой группь: входов, В блоки 85, 86, 87 регистров сдвига запишется в общем тридцать символов третьего информационного сигнала, но поступающего с входа распределителя 3.Таким образом, при трех информационных сигналах на входе устройства в распределителе 3 эафиксируется; сорок символовтретьего информационного сигнала; десятьсимволов второго информационного сигнала и десять символов первого. Если учесть, что в первом распределителе фиксируется(см.фиг 3) в этот момент времени по тридцать символоь первого и второго информационных сигналов, то окажется, что при прохождении сигналов тактовых огибающих (Т 0-1, Т 0-2, ТО-З, ТО) и первым, ивторым распределителями фиксируется посорок символов каждого информационного сигнала. При четырех сигналах на входе устройства, т.е. при наличии высокого уровня на входе 22 и низкого на входе 23, в блоки 85, 86, 87 регистров сдвига запишется тридцать символов третьего информационного сигнала, а в блоки 89-92 регистров сдвига запишется тридцать символов четвертого информационного сигнала.Следует отметить, что сигнал ТО(инверсный сигналу ТО) подается на тактовый вход буферных регистров, расположенных в блоке 4 буферных регистров (см.сигнал 32 на фиг,1) для стробирования 15 20 2530354050 55 последних символов, записанных в первом и втором распределителях, Поэтому, чтобы развязать во времени момент стробирования блоком 4 буферных регистров уже записанных в распределители символов с необходимостью записи в них следующих символов информационных сигналов, предложено первые пять символов перезагружать в регистр параллельного действия сразу же после их записи в регистр сдвига последовательного действия.Временные диаграммы работы устройства в режиме "Запись" представлены на фиг.11, 12, 13; на фиг.11 - запись одного сигнала в верхнем диапазоне; на фиг,12 запись трех сигналов в верхнем диапазоне; на фиг,13 - запись одного сигнала в нижнем диапазоне.Временные диаграммы работы устройства в режимах "Регенерация" и "Чтение" приведены на фиг.14, Следует отметить, что для наглядности и компактности изображения диаграмм за основу представления взята не скорость Р информационных сигналов, а Г/5 (так как последняя кратна значениям Ет/60; Е 1/40; Р 1/30),Формирователь 1 управляющих сигналов работает следующим образом,Подавая на входы 16, 18, 20, 22 формирователя управляющих сигналов комбинацию символов, характеризующих количество сигналов, подлежащих записи, задают режимы работь 1 элементов 4-3-2-2 ИЛИИ 103 и 109, а также элементов 3-2 ИЛИИ 98 и 2-2 И 2 ИЛИ-НЕ 104.Подачей на первый вход 13 высокого или низкого уровня сигнала диапазона задают режим работы первого зМмента 4-3-2- 2 ИЛИИ 95, При поступлении сигнала "Сброс" на вход 24 пр водят в исходное состояние делитель 96 на 5. первый 97 и второй 100 делители на 2, а гакже третий триггер 106, Сигнал "Запись", поступая на вход 14, инвертируется элементом 2 ИЛИ/2 ИЛИ-НЕ 94 и разрешает поступление тактовой скорости Е 15 на тактовый вход делителя 96.Рассмотрим. работу формирователя 51 управляющих сигналов в верхнем диапазоне, т,е. низкий уровень на первом его входе. При одном или двух записываемых информационных сигналах (высокий уровень на входе 16 или 18 на прямом и инверсном выходах элемента 2 ИЛИ/2 ИЛИ-ЯЕ 93 имеем соответственно высокий и низкий уровни, что разрешит поступление сигнала с делителя 100 на 2 через элемент 3-2 ИЛИИ 98 и элемент 4-3-2-2 ИЛИИ 95 на тактовые входы делителя 110 на 3 и триггера 113, В итоге делителем 100 на 3 сформируются20 30 45 огибающую ТО, равную шести тактам Р/5, т.е, огибающую тридцати тактов Е, Огибающая ТОснимается с первого выхода схемы регистров сдвига 1 14,Формирователь работает следующим 55 образом.В верхнем диапазоне, т,е. при низком уровне сигнала диапазон на входе 13 формирователя на выход элемента 3-2 ИЛИИ 25 че;,ез его вход 34 поступает сигнал ВАБ,Сигналы адресов строк и столбцов (ВАЗ и САЯ), причем сигналы адресов строк ВАЯ через элемент НЕ 111 поступают на входы элемента 4-3-2-2 ИХИИ 103, а сигналы адресов столбцов с прямого выхода делителя 110 на 3 посгупают иа входы элемента 4-3- 2-2 ЫЛИИ 109, Таким образом, с выходов элемента 4-3-2-2 ИЛИИ 103 и элемента НЕ 112 на выход 34 и девятый выход соответственно фор. дирователя управляющих сигналов поступя 1 сигналы ВАЯ и ВАЯ, а на выходпогле ч ,;-, по 1 упи 1" си нал САс с вы кода злег:,ент" 4-3-2-2 ИЛИИ 109, С прямого и лнварсиого выходов триггера 113 на выходы 39 и 40 формирователя управляюьцих сигналов поступят прямой и инверсный сигналы ф/60 и Р/60Формирователь тактовых огибающих работает следующим образом. Подавая на группу из шести входов 17 -23 формирователя тактовых огибающих комбинацию символов, характеризу,ощих коли гествс записываемых устройством сигналов, задают режим работы элемента ИЛИ-НЕ 15, Работа блока регистров сдвига нициируется подачей на вход 14 сигнала ,"Запись", а на второй вход 59 сигнала Г/5, При записи устройством одного или двух информационных сигналов импульс длительностью, равной одному периоду сигнзла Г/5, будет появляться на выходе элемента 1 ОИЛИ-НЕ 115 один раз эа двенадцать тактов сигнала Г/5 т,е, один раз за шестьдесят тактов сигнала Р, который поступаст на вход 15 устройства (см,фиг.1 и фиг.2), Гри трех или четырех записываемых информационных сигналах импульс будет появляться один раз за восемь и шесть актов сигнала Г/5 соответственно. В блоке регистров сдвига 114 импульс будет наодиться один такт сигнала Е/5 последовательно на всех выходах. Поэтому элементы 2 ИЛИ-НЕ 116 и 118 формируют огибающие ТОи ТОсоответственно, равные двум тактам =/5, т,е. огибающие равны 10Р, но не одновременно, а на расстоянии трех тактов Р/5 друг от друга, Элемент ЗИЛИ-НЕ 1 7 формирует огибающую ТО-З, равную трем тактам Р/5, т.е. огибающие пятнадцати тактов Г. Элемент 4 ИЛИ-НЕ 119 формирует Триггеры в верхнем диапазоне не работают, В нижнем диапазоне, т.е. при высоком уровне на входе 13 формирователя, представляется возможным элементу 3-2 ИЛИИ 125 пропускать сигнал с его второго входа, однако при наличии на инверсном выходе триггера 124 нулевого уровня, Это происходит, если на вход 32 формирователя и тактовый вход триггера 122 поступит сигнал ТО0 с формирователя тактовых огибающих(см,фиг.2). После этого на прямом выходе триггера 122 появится сигнал высокого уровня, и одновременно сигнал высокого уровня появится на информационном входе 5 триггера 123, Положительным фронтом сигнала ВАЗ вход 34 высокий уровень информационного входа второго триггера 123 перейдет на его прямой выход и соответственно информационный вход триггера 124.Следующим положительным фронтом сигнала ВАЯ на тактовом входе С триггера 124 высокий уровень с его информационного входа перейдет на его прямой выход. Таким образом, на прямом выходе триггера 124 5 установится сигнал высокого уровня, а наего инверсном выходе - сигнал низкого уровня, разрешая этим прохождение сигнала со второго входа элемента 3-2 ИЛИИ 125 на его выход и соответственно первый выход формирователя, Одновременно с появлением на прямом выходе триггера 124 высокого уровня последнлм обнуляются триггеры 122 и 123, т.е. на их информационных выходах появится сигнал низкого уров ня. Далее положительным фронтом натактовом входе с триггера 124 сигнал низкого уровня с его информационного входа перейдет иа прямой выход, на инверсном выходе снова установится сигнал высокого О уровня, запрещая поступление сигнала совторого выхода элемента 3-2 ИЛИИ на его выход и первый выход формирователя. При поступлении на вход 32 формлрователя следующего импульса сигнала ТОситуация повторится и т,д,Формирователь сигналов считыванияработает только в режиме "Чтение", т.е, после поступления на его вход 47 сигнала "Окончание записи", что приведет в рабочее 0 состояние триггер 128, При поступлении навход 48 формирователя и тактовый вход с триггера 126 сигналов считывания на прямом выходе последнего установится сигнал высокого уровня, что приводит в рабочее состояние триггер 127. Положительным фронтом сигнала ВАЯ иа тактовом входе с триггера 127 высокий уровень с его информационного входа О перейдет на его прямой выход и информационный вход триггера 128, Следующим фронтом сигнала ВАЯ напрямом и инверсном выходах триггера 128установятся высокий и низкий уровни соответственно, Одновременно с этим обнулятся по цепочке триггеры 126 и 127, чтоустановит нулевой уровень на информационном входе О триггера 128. Далее положительным фронтом на входе С триггера 128на его прямом и инверсном выходах установятся низкий и высокий уровни соответственно. При поступлении следующего 10импульса чтения все повторяется,Переключатель работает следующимобразом.В зависимости от комбинации символовна управляющих входах 16 - 23 переключателя на его выходы 137 - 141 поступают те илииные сигналы из группы информационныхвходов, Так, при одном информационномсигнале, т.е. при высоком уровне на первомвходе 16 и низком уровне на втором входе 2017 (на входах 18, 20, 22 низкий уровень, а навходах 19, 21, 23 - высокий), навыходы 137,138 первой и выходы 139 - 142. второй группвыходов поступит сигнал с первого 143 информационного входа, устанавливается высокий уровень на третьем 18 и низкий начетвертом 19 входах групп управляющихвходов, при этом на входах 16, 20, 22 -низкий уровень, а на входах 17, 21, 23 -высокий уровень, 30В этом случае на первую группу иэ двухвыходов 137, 138 поступит сигнал с первогоинформационного входа 143, а на вторуюгруппу из четырех выходов 139 - 142 - сигналсо второго информационного входа 144. 35Для записи трех информационных сигналоввысокий уровень устанавливается на втором 17, четвертом 19, пятом 20, восьмом 23входах, а низкий - на остальных входах управляющей группы входов переключателя. 40При этом на первый 137 и второй 138 выходыпервой группы выходов поступят сигналы спервого 143 и второго 144 информационныхвходов переключателя соответственно. Напервый 139 и второй 140 выходы второй 45группы выходов переключателя поступятсигналы с его третьего информационноговхода 145, На третий 141 и четвертый 142выходы второй группы выходов переключателя поступят сигналы с его второго 144 и 50первого 143 информационных входов соответственно. Для записи четырех информа-ционных сигналов на втором 17, четвертом19, шестом 21, седьмом 22 входах устанавливаются высокий уровень, а на остальных 55входах управляющей группы входов переключателя устанавливается низкий уровень.В этом случае на первый 137 и второй 138выходы второй группы выходов переключателя поступят сигналы с его первого 143 и второго 144 информационных входо соответсгвенно, На первый выход 139 второй группы выходов переключа.еля посгупит сигнал с его третьего 145 информационного входа, На остальные выходы 140, 141, 112 второй группы выходов поступит сигнал с четвертого 146 информационного входа переключателя.Первый и второй блоки буферных регистров могут быть выполнены на двадцати четырех мноогорежимных буферных регис 1- рах (МБР), каждый типа К 589 ИР 12 (см, В,Л. Горбунов, Д,И. Панфилов, Д, Л, Преснухин. "Микропроцессоры, Основы построения микроЭВМ", М., "Высшая школа", 1984, с,109, 110),Шестьдесят входов первых двенадцати МБР (по пять входов в каждом МБР) подсоединены к соответствующим шестидесяти выходам первого распределителя. а шестьдесят выходов следующих двенадцати МБР подсоединены к 60 выходам второго распределителя, Выходы двадцати четырех МБР (по пять выходов в каждом МБР) соединены с соответствующими информационными входами микросхем памяти накопителя, причем количество микросхем памяти в накопителе равно количеству его информационных выходов в первом блоке буферных регистров. Во втором блоке буферных регистров на тактовый вход с каждого из двадцати четырех МБР поступает сигнал из блока управления, а на входы ВК 1 и ВК 2 каждого МБР поступает свой сигнал из группы выходов дешифратора, Сто двадцать входов МБР (по пять входов в каждом из двадцати четырех МБР) соединены с соответствующими выходами накопителя, а выходы МБР являются вь ходами всего устройства.Примером конкретного исполнения накопителя может служить набор из ста двадцати микросхем памяти типа К 565 РУ 6 (см, "Электронная промышленность", 1983, М 4, с.38), каждый вход которого соединен с соответствующим выходом первого блока буферных регистров, а каждый выход - с соответствующим входом второго блока МБР. Входы регистрации адресов строк ВАЯ и отдельно столбцов САЯ обьединены между собой соответственно и через первую группу входов накопителя подсоединены:- вход регистрации адресов строк ВАЯ - к выходу блока управления;- вход регистрации адресов столбцов САЯ - к входу блока управления. Следует отметить. что сто двадцать микросхем памяти накопителя условно разбиты на две равных части, причем к первой части относятся микросхемы памяти. куда записываются