Устройство для моделирования замираний в радиоканале

Номер патента: 326576

Опубликовано: 01.01.1972

Авторы: Моисеева, Овруцкий, Шауман

МПК: G06F 7/552

Метки: умножения

...- 1)-го разряда регистра с выхода 14 счетчика 5 на вход элемента совпадения 8 поступает сигнал, разрешающий выдачу числа анализатора 4 на вход 11 сумматора 3.В сумматоре это число вычитается из двухстарших разрядов подкоренного числа регистра 1.Результат из сумматора через элементсовпадения 9 поступает в два старших разряда регистра 1. Таким образом, после первогоцикла вычитания в двух старших разрядахрегистра 1 оказывается записанным результат вычитания, а в остальных (и - 2) младших разрядах - подкоренные числа, В регистре 2 по-прежнему ничего нет.Если результат вычитания положительный, число в анализаторе 4 увеличивается надве единицы и описанный выше цикл повторяется с той разницей, что теперь из промежуточного результата,...

Номер патента: 483673

Опубликовано: 05.09.1975

Авторы: Колпаков, Метешкин

МПК: G06F 11/02

Метки: сумматора

...контрольные характеристики. Вместе с этим по одной из шин 10, 11 или 12 управляющий сигнал, соответствующий выполняемой логической операции поразрядного сложения (по шине 10), логического сложения (по шине 11) или логического умножения (по шине 12) поступает на первую группу входов блока переключения 7 и параллельно на вторые группы входов регистра результата б и блока сдвига 13.Выход регистра результата 6 соединен со входом первого узла свертки 14 по модулю, на выходе которого образуется свертка результата выполняемой логической операции в соответствии с управляющим сигналом, действующим на шинах 10, 11 пли 12.Шинами 15 выход первого узла свертки 14 по модулю подключен к первой группе входов узла сравнения 16.Выход блока переключения 7...

Номер патента: 769540

Опубликовано: 07.10.1980

Авторы: Лысиков, Шостак

МПК: G06F 7/52

Метки: умножения

...д, одноразрядные умножители 4, двухразрядные сумматоры 5, буферные регистры б, управляющие входы устройства 7, выход 8 первого разряда регистра множителя 2, выходы 9 разрядов регистра множимого 1. Совокупность каждого одноразрядного умножителя 4 и соответствующего двухразрядного сумматора 5 может быть представлена в виде постоянного запоми З нающего блока 10,Ниже приведены некоторые фрагментытаблицы истинности для постоянного запоминающего блока 10, причем для определенности принято, что й = 4, а используемая система счисления - двоичная, В таблице разряды множимого, поступающего по ,шине 9, обозначены;как т, тз, т т разряды множителя, поступающие по шине 8, обозначены п 4, и п пь разряды слагаемого, поступающие с .выхода буферного...

Номер патента: 951296

Опубликовано: 15.08.1982

Авторы: Королев, Краснобаев, Сергеев

МПК: G06F 7/49

Метки: модулю, умножения

...(табл, 2).Алгоритм получения результата операции определяется следующим соотношением: если два числа Х и У заданы по модулю в кодетабличного умножения Х:( ), х),- (Э, у), то для того, чтобы получить произве.дение этих чисел по модулю Р, достаточно по.лучить произведение х (под Р) в коде таб.личного умножения и инвертировать его индексв случае, если отлично от Яу,где 3 3" - индексы кода табличного умно. жения,о есьи ок-(р-д/2,ЭХ ( 1,Если (Р+Ц 2 ХРНа чертеже представлена блок - схема устройства.Блок схема включает первый и второйвходные регистры 1 и 2, первый и второйдешифраторы 3 и 4, первую, вторую и третьюгруппы элементов ИЛИ 5, б и 7, первый, второй,третий, четвертый и пятый элементы ИЛИ 8 - 12,первую, вторую, третью, четвертую...

Номер патента: 959063

Опубликовано: 15.09.1982

Авторы: Коренев, Онищенко, Петровский, Черепко

МПК: G06F 7/00

Метки: булевых, матриц, умножения

...которыхравно количеству строк в матрицемножимого и каждый из которых со"держит два трехвходовых элемента И7 и 8, ПЯТ-триггер 9, выход 10 блокапамяти множителя, выход 11 электрически программируемого, выход 12блока памяти множимого выход 13 логического элемента И 7, выход 14логического элемента И 8, выход 15 55 блока логического умножения и су"мирования, шина 16 программирующеговхода матричного коммутатора, управляющая шина 17 считывания блоков памяти множимего и множителя, управляющая шина 18 записи блока памяти 6 ф результата, управляющая шина 19 суммированияпо модулю два, управляющаяшина 20 логического суммирования, .шина 21 сброса, синхронизирующийвход 22 устройства, вход 23 тактовых 63 импульсов устройства, входы 24 и 25программной...