Устройство синхронизации по циклам

ифт ЙжЬы 4 О ЛИЗОБРЕТЕНИЯ Союз Советских Социалистических Республик(и 628628 А 87 ОооСИОМу СВИд 6 о ВЛЬИВу ительное саидау г 47 57 02/ Х 8-О 9(22) Заявлено с присоедине (23) Приорит (43) Опублвк ем заявк ооудорстоеййый йомйтотСооота Ийййстроо СССРоо долам йзобретойййй отйРопйй вано 15.ХО,78,5 бликования спи етень38 (53 К 621.39, Огана 2) Автори изобретен Ц Заавитель ОНИЗАЦИИ ПО Изобретение от может использов иемных распреде чи дискретной ин м устройстве од первого деторому входувходу сброса дключен к треравления.структурнаяемого устройносится к раднатехн аться для синхрониза лителей в системах пе формации,ке ни т блок 1 опознавания елитель 2, блок 3 вы ты, первый и второй ервый и второй бло ализатор 8, накопи зом. Сост сов паде ходах пе опознава на кажд о пульс н. щий на теля 9,помощи частотыИзвестно устройство синхронизации по циклам, содержащее объединенные по информационному входу блок опознавания синхросигнала, распределитель и блок выделения тактовой частоты, выход которого подключен к счетным входам первого и второго делителей частоты, к управляющим входам делителей подключены соответственно выходы первого и второго блоков управления, а выход блока опознавания синхросигиала нодключен к первым входам первого и второго блоков управления и анализатора, выход которого подключен к входу накопителя, к второму входу второго блока управления подключен выход первого делителя частоты, а к управляющим входам распредели. теля подключены соответствующие выходы второго делителя частоты .Однако известное устройство обладает недостаточным, быстродействием.Цель изобретения - повышение быстродействия работы устройства. Для этого в предлагаемо синхронизации по циклам вых,лителя частоты подключен к в первого блока управления и к. накопител я, выход которЬгопо тьему входу второго блока уп На чертеже изображена электрическая схема предлага ства. Устройство содержи синхросигнала, распрел 0 деления тактовой часю делители частоты 4, 5, и ки 6, 7 управления,ан тель 9. Устройство работает следующим обраояние синхронизма характеризуетс кием во времени импульсов на вы рвого дел и тел я ч а сготы 4 и блока ния синхросигНала. Анализатор ое такое совпадение форми рует нм а своем первом выходе, поступаю счетный вход заполненного. накопи при этом его выходной сигнал пр второго блока 7 вторым делителем 5 обеспечивает сфазированность вт628628Формула изобретекия Составитель . СеТекрел О. ЛугованТираж 805венино комитета Сяаеаи изббретений и овв, Ж 35, РауасканПатента, г. Ужгород,оваКорректор Н. ТтпинаПолпис коеа Министров СГГРкрытийн аб., л. 4/5л. Проектная, 4 Релактор Т. ЯноваЗаказ 58 3/4811 НИИПИ осуларсгпо лел113035, МоеФилиал ППП с рого делителя частоты 5 с первым делите. лем частоты 4. Распределитель 2, управляемый вторым делителем частоты 5, обеспечивает правильную селекцию группового сиг. нала.Как в случае искажения синхроснгнала, так и в случае истинного сбоя синхронизма, то есть в случае возникновения в процессе передачи ошибки типа временного сдвига, на очередной импульс, поступающий с выхода первого делителя частоты 4, импульса с выхода блокаопознавания сиихросигнала не поступает, В этом случае анализатор 8 на своем втором выходеформирует импульс, сбрасцвающий накопитель 9, выходной сигнал которого после, сброса с помощью второго блока 7 вторым делителем частоты 5 обеспечивает второму делителю частоты 5 возможность продолжать работу с сохранением прежней фазы независимо от первого делителя частоты 4:. Кроме того, импульс со второго выхода анализатора 8 поступает на второй входпервого блока 6 первым делителем частоты 4, что обеспечивает начало поиска состояния .синхроиизма с использованием первого делителя частоты 4.Таким образом, дляпредлагаемого уст. ройства характерен поиск состояния синхронизма при сохранении неизменной работы распределителя 2. При заполнении накопи. тели 9, то есть окончании процесса поиска, выходной сигиал заполненного нако 1 тителя 9 при помощи второго блока 7 вторым делителем частоты 5 устанавливает фазы второго делителя частоты 5 в соответствии с найденной в процессе синхронизма фазой первого делителя частоты 4, в результате устанавливается также и соответстврощаяфаза работы распределителя 2. Устройство синхронизации по циклам, содержащее обьединецные по информационному входу блок опознавания синхросигнала, распределитель и блок выделения так.товой частоты, выход которого подключенк счетным входам первого и второго делителей частоты, к управляющим входам делителей подключены соответственно выходыпервого и второго блоков управления, а выл ход блока опознавания синхросигнала под.ключен к первым входам первого и второгоблоков управления и анализатора, выходкоторого подключен к входу накопителя, квторому входу второго блока управленияподключен выход первого делителя частоты,2 в ак управляющим входам распределителяподключены соотэетствующие выходы второго делителя частоты, отличаещееся тем, чго;с целью повышения быстродействия работыустройства, выход .первого делителя частоты подключен к второму входу анализатора,другой выход которого подключе 1 к второму входу первого блока управления и к входу сброса накопителя, выход последнего подключен к третьему входу второго блока уп.равлеция.аО Источники информации, принятые во внимание при экспертизе:. Левина,Ч С. и др. Основы построенияцифровых систем передачи. М сСвязь,975, с,6 - 17,