Запоминающий элемент

ОПИСАН И Е ИЗОБРЕТЕН ИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ пц 479225 Союз Советских Социалистических Республиксударственнык комитет Совета Министров С(72) Автор изобретения Ю. Б. Ив 71) Заявител 4) ЗАПОМИНАЮЩИЙ ЭЛЕМЕН ход 9 триггера 1 - 5-вход 11 триггер триггера 2 - к уп минающего элемен 2 - к выходу 15 Работает схема следующим образом,В исходном состоянии на управляющийвход 13 элемента подан разрешающий (О)10 сигнал. При этом на выходах схем И - НЕ 4и 6 возникает единичный сигнал, которыйпоступает на входы схем И - НЕ 3 и 5 соответственно. Если при этом на входе 8 элемента присутствует единичный сигнал, то на15 выходе 9 триггера 1 возникает нулевой сигнал, поступающий на вход 10 триггера 2, ана выходе 14 последнего и, следовательно, навыходе 15 элемента возникает единичныйсигнал. Аналогично, при наличии на входе 820 элемента нулевого сигнала, на выходе 15элемента также возникает нулевой сигнал.Таким образом, при наличии на входе 13 элемента нулевого (разрешаюгцего) сигнала,на выходе 15 элемента воспроизводится сиг 25 нал, поданный на вход 8 элемента.При подаче на вход 13 элемента единичного (запрещающего) сигнала происходитследу ющее,Если на входе 8 в этот момент при30 вал единичный сигнал, и, следовате сутствольно, на Изобретение относится к логическому запоминающему элементу, используемому для оперативного запоминания мгновенных значений двоичного сигнала и предназначенному для применения в цифровых устройствах, в частности, в буферных запоминающих устройствах.Известен логический запоминающий элемент, содержащий основной Ю-триггер, имеющий сигнальный и управляющий входы.Цель изобретения - повышение быстродействия устройства.Указанная цель достигается за счет того, что в состав запоминающего элемента введен дополнительный Р 5-триггер, Я-вход которого подключен к Я-выходу основного Ю-триггера, подключенного Я-входом к сигнальному входу запоминающего элемента, при этом Я-входы обоих Я 5-триггеров подключены к управляющему входу запоминающего элемента, выходом которого является Я-выход дополнительного Я 5-триггера.На чертеже представлена принципиальная схема запоминающего элемента.Логический запоминающий элемент содержит два триггера - основной 1 и дополнительный 2, каждый из которых состоит из двух схем И - НЕ 3 и 4, 5 и 6, причем -вход 7 основного триггера 1 подключен к сигнальному входу 8 запоминающего элемента, Я-вык Р-входу 10 триггера 2, 1 вместе с 5-входом 12 авляющему входу 13 запоа, а Я-выход 14 триггера поминающего элемента.Предмет изобретения Составитель В. НазароваРедактор В. Булдаков Текред А. Камышникова Корректор 3, Тарасова Тираж 902Совета Министрооткрытийнаб., д. 4/5 ПодписСР Изд. И 1667осударственного комитетапо делам изобретенийМосква, Ж, Раушска аказ 2502/2ЦНИИП пография, пр. Сапунова,выходе 9 триггера 1 - нулевой сигнал, сигнал на выходе схемы И - НЕ 4 не изменяется,При этом, однако, вследствие наличия на выходе 14 триггера единичного сигнала, сигнал на выходе схемы И - НЕ б изменится на нулевой, который, поступая на вход схемы И - НЕ 5, будет удерживать единичный сигнал на выходе 15 элемента сколь угодно долго, независимо от последующего изменения сигнала на входе 8 элемента, при наличии единичного сигнала на входе 13 элемента.Если в момент подач на вход 13 элемента единичного (запрещающего) сигнала, на входе 8 элемента присутствует нулевой сигнал, а, следовательно, на выходе 9 триггера 1 - единичный сигнал, на выходе схемы И - НЕ 4 возникает нулевой сигнал, который, будучи подан на вход схемы И - НЕ 3, будет удерживать единичный сигнал на выходе 9 триггера 1 сколь угодно долго, независимо от изменения сигнала на входе 8 элемента. При этом, очевидно, на выходе схемы И - НЕ б будет удерживаться единичный сигнал, а на выходе 15 элемента - нулевой сигнал,Таким образом, в элементе обеспечиваетсязапоминание значения сигнала на входе 8, действовавшего в .момент установки на входе 13 единичного (запрещающего) сигнала, на 5 все время существования этого сигнала навходе 13.Время переключения элемента при сменесигнала па входе 8 и наличии разрешающего сигнала на входе 13 в любом случае не пре вышает времени удвоенной задержки в схеме И - НЕ. 15 Запоминающий элемент, содержащий основной Ю-триггер, имеющий сигнальный и управляющий входы, о т л и ч а ю щ и й с я тем, что, с целью повышения быстродействия, в него введен дополнительный Р 5-триггер, 20 Л-вход которого подключен к Я-выходу основного Ю-триггера, подключенного Я-входом к сигнальному входу запоминающего элемента, при этом Я-входы обоих Р 5-триггеров подключены к управляющему входу запоминаю щего элемента, выходом которого являетсяЯ-выход дополнительного Ю-триггера.