Резервированный триггерйесоюзная: т: п-; т-; 8техн гл.

О П И С А Н И Е 375824ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Соаа Советских Социалистических Республинвисимое от авт. свидетельства М1428794/18-24) Заявлено 24,1 Ч,19 1. Кл, Н 053 т 10/О с присоединением заявки МПриоритетОпубликовано 23.111.1973,Комитет по делам аобретений и открытий ори Совете Министров СССРДК 681.326,36(088.8 ллетень16 Дата опубликования описания 27 Л 1.197 Автор зобретения Е. Чичерин аявите ЕРВИРОВАННЫЙ ТРИГГЕР ощение схемы тригИзобретение относится к области вычислительной техники, а именно, к двоичным запоминающим устройствам.Известен резервированный триггер на схемах И - НЕ, ИЛИ - НЕ, содержащийдвухступенчатую схему управления и элементы памяти.Цель изобретения - упргера,Это достигается тем, что нулевой элементблока памяти каждого канала представляетсобой мажоритарный элемент, входы которого соединены с выходами единичных элементов блоков памяти всех каналов, Перваяступень схемы управления выполнена по схеме ИЛИ, выход первой схемы И второйступени схемы управления связан с одним извходов второй схемы И этой же ступени,другой вход последней - с одним из входовединичного элемента блока памяти и с выходом первой ступени схемы управления, а.выход - с выходом единичного элемента блокапамяти, другой вход которого соединен с нулевым выходом триггера.На чертеже показана схема резервированного триггера.Схемы 1 - 9, объединенные по схемеИЛИ, образуют мажоритарные элементы инулевые выходы 10, 11, 12 триггеров 1, 11 и111 каналов соответственно. 2Выходы схем 13, 14, 15 (1 б, 17, 18) подаются на входы мажоритарных элементов, а нулевые выходы 10, 11, 12 подключены к входам схем 13, 14, 1 б, при этом образуется па мять триггеров 1, 11 и 111 каналов.Схемы 19, 20; 21, 22; 23, 24, объединенныепо схеме ИЛИ, образуют первые ступени схемы управления триггеров 1, 11 и 111 каналов с выходами 25, 2 б, 27, на их входы пода ны информационные сигналы, схемы 28, 29,30, подсоединенные по схеме ИЛИ к выходам схем 13, 14, 1 б - вторую ступень схемы управления триггеров 1, 11, 111 каналов, Выходы 2 б, 2 б и 27 подключены к входам 15 схем 13, 28; 14, 29; 15, 30, соответственно. С входами схем 28, 29, 30 соединены выходы схем 31, 32, 33, на входы которых подаются инверсии сигналов управления тригге ров 1, П и 111 каналов соответственно.Триггер, собранный на схемах 1, 2, 3, 13,28, 19, 20, 31, условно обозначим триггером 1 канала, триггер, собранный на схемах 4, б, б, 14, 29, 21, 22, 32, - триггером 11 канала, а 25 триггер, собранный на схемах 7, 8, 9, 1 б, 30,23, 24, 33, - триггером 111 канала.Схемы 19 - 24 образуют первую ступеньсхемы управления и служат для приема информационных сигналов, а схемы 31, 28, 32, 30 29, 33, 30 - вторую ступень схемы управле375824 Предмет изобретения Составитель Ю. СемушкинТехред Т, Курилко Корректоры: М. Коробоваи Л. Корогод Редактор И. Грузова Заказ 1744/18 Изд,1376 Тираж 755 ПодписноеЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССРМосква, Ж, Раушская наб., д, 4/5 Типография, пр, Сапунова, 2 ния и предназначены для приема управляющих сигналов.Принцип работы триггера следующий.При исправной схеме и прохождении, правильной информации, на входы элементов памяти поступают следующие коды сигналов:при информации на входах 34, 35; 36, 37, 38, 39 (40, 41, 42, 43, 44, 45) вида 01, а на входах 46, 47, 48 (49, 50, 51) вида 000 (111), на входы 25, 52; 26, 53; 27, 54 элементов памяти - код 11;при информации на входах 34, 35; 36, 37;38, 39 (40, 41, 42, 43, 44, 45) вида 11, а на входах 46, 47, 48 (49, 50, 51) вида 000 (111), на входы 25, 52; 26, 53; 27, 54 элементов памяти - код 01;в режиме хранения информации на входы элементов памяти 25, 52; 26, 53; 27, 54 - код 10.На чертеже 55 - первая ступень схемы управления; 56 - вторая; 57 - блок памяти,Объединение выходов 16, 17, 18 по мажоритарной схеме позволяет исправлять любую одиночную ошибку во входной информации и любую одиночную ошибку внутри схемы, кроме ошибки типа короткое замыкание в мажоритарном элементе, которая исправляется на следующем уровне. Быстродействие триггера оцениваются временем т,р где т,р. - задержка распространения сигнала одной схемой И - НЕ, и не меняется при появлении ошибки.5 Резервированный триггер, содержащий три 10 канала, каждый из которых состоит из блокапамяти и двухступенчатой схемы управления, выполненный на схемах И - НЕ, ИЛИ - НЕ, отличающийся тем, что, с целью упрощения триггера, нулевой элемент блока па мяти каждого канала выполнен в виде мажоритарного элемента, входы которого соединены с выходами единичных элементов блока памяти всех каналов, первая ступень схемы управления выполнена по схеме 20 ИЛИ, выход первой схемы И второй ступени схемы управления соединен с одним из входов второй схемы И этой же ступени, другой вход которой соединен с одним из входов единичного элемента блока памяти и 25 с выходом первой ступени схемы управления,а выход - с выходом единичного элемента блока памяти, другой вход которого соединен с нулевым выходом триггера.