Устройство для преобразования последователбного

"фзка:,ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСИОМУ СВЙДЕТЕЯЬСТВУ 3544 Ю Союз Советских Социалистических РеспубликЗависимое от авт. свидетельстваявлено 09.17.1970 ( 1426338/18-24) 1, Кл. 6 0615/04Н ОЗК 13/243 исоединением заявкимитет по делам иоритет зобротений и открыт публиковано 09,Х.1972. Бюллетень3ата опубликования описания ЗО.Х.1972 УДК 681,316(088 при Совете МинистСССР Авторыизобретения С, Корольков и Г. С. Заявите СТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ПОСЛЕДОВАТЕЛЬНОГ ДВОИЧНОГО КОДА2 области вычи Изобретение относится кслительной техники.Известны устройства для преобразования последовательного кода в параллельный, содержащее запоминающий регистр на статических триггерах и двувходовые схемы совпадения по числу разрядов преобразуемого кода.Из-за наличия краевых искажений импульсных сигналов известные устройства не обеспечивают надежной работы преобразователей при длительности информационных сигналов, близкой по величине к длительности синхроимпульса, так как увеличивается вероятность помех по соседнему каналу (разряду).,При повышении скорости передачи в системе передачи данных требуется уменьшать длительность синхроимпульса или ставить жесткие требования к временной стабильности синхроимпульсов и импульсов информации, Этим ограничивается пропускная способность систем передачи с временным разделением.Предлагаемое устройство отличается от известных тем, что, с целью повышения надежности, в случае, когда длительность информационных символов близка или равна по величине длительности синхроимпульсов, в устройстве используется прямой и инверсный сигналы последовательного кода и производится задержка информационного последовательного кода по отношению к синхроимпульсам на величину, не более половины длительности синхроимпульса,На фиг. 1 показана схема устройства на3 разряда; на фиг. 2 дана временная диаграм 5 ма работы схемы.Взят крайний случай, т. е, длительностьсимвола равна длительности синхроимпульса,В схеме использованы потенциальные элементы, Сигнал информационной последовательно 10 сти с длительностью импульса, равной длительности символа (телеграфный сигнал), поступает на вход 1 и далее на линию задержки 2, С выхода инвертора 3 снимается инверсный сигнал,15 Задержанные прямой н инверсный сигналыпоступают на схемы совпадения 4 - 9. Прямойсигнал идет на схемы совпадения 4, б, 8, инверсный - на схемы совпадения 5, 7, 9, Навторые входы схем совпадений поступают син 20 хроимпульсы, приходящие на входы 10, 11, 12с распределителя синхроимпульсов. Пары схемсовпадений 4 и 5, б и 7, 8 и 9 образуют соответственно коммутируемые синхроимпульсамнвентили.25 Выходные сигналы каждой пары схем совпадений поступают на входы 1 н 0 статическихтриггеров 13, 14, 15. Из временной диаграммы видно, что в триггер каждого из разрядовв течение первой половины длительности соот 30 ветствующего синхроимпульса может записыИзд. М 1475 Тирак 406 Подписное делам изобретений и открытий при Совете Министров СССР Москва, Ж.35, Раушская наб., д, 415 аказ 3576/15 ЦНИИПИ Комитсшографпя, пр. Сапунова ваться ложный, т, е. соответствующий соседнему разряду, сигнал, но в течение второй половины записывается сигнал, соответствующийзначению данного разряда. Из диаграммы следует, что в схеме допустим взаимный сдвиг синхроимпульсов и информационных сигналов в пределах задержки, которая создается схемой задержки 2. На фиг. 2 (б, в, ж - м) даны значения кодов на выходах устройства, на фиг, 2 (а) - на входе блока 1, на фиг, 2 (г - е) - синхроимпульсы на входе блоков 10 - 12. Применение указанного устройства дает возможность повышать скорость передачи устройства в системах с временным разделением каналов без ухудшения помехозащищенности по соседним каналам (разрядам). Устройство для преобразования последовательного двоичного кода в параллельный двоичный код для систем передачи данных с временным разделением каналов, содержащее схемы совпадения прямого кода, управляющие входы которых соединены с выходами распределителя, а выходы - с единичными входами статических триггеров, отличающееся тем, что, с целью повышения надежности преобразования, оно содержит линию задержки, схемы совпадения инверсного кода и инвертор, выход которого подсоединен ко входам схем совпаде ния инверсного кода, управляющие входы которых соединены с управляющими входами схем совпадения прямого кода, а выходы соответственно с нулевыми входами статических триггеров, вход инвертора подключен через ли нию задержки к входной клемме.