Устройство символьной синхронизации

ОПИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ,339009 Союз Соввтоких Социалистических РеспубликЗависимое от авт. свидетельстваЗаявлено 27 Ч 11.1970,( 1459809/26-9)с присоединением заявкиМ. Кл. Н 04 7(0 Комитет по делам зобрвтениЯ н открытиЯ прн Совете Мнниотров СССРриоритет -публиковано 15.Ч.1972. Бюллетень1 ДК 621 Д 96(088.8) ата опубликования описания 8 Ч 1,1972 Авторыизобретени В. И. Веденеев, Н. Б. Резвецов и А. П. Манов ев Заявите ТРОЙСТВО СИМВОЛЪНОЙ СИНХРОНИЗАЦИИ Изобретение относится,к технвке радиосвязи, а именно, к приемнььм устройствам радио- линий для передачи дискретной информации.Известиы устройства спцвольной синхронпзации по информационному сигналу для корреляционного приемника многоосновных дискретных сигналов, содержащее перемножителисистему фазовой автоподстройки частоты, блок анализа информации, блок формирования сигнала ошибки,В описываемом устройстве с целью повышения стабилыносги синхронизации,в блок формирования,сигнала ошибки выключены интеграторы со сбросом, выходы которых через спробируемые схемы памяти подключены к сэответствующим входам сумматоров. Выходы сумматоров пэд 1 ключены ко входам вычитаю- щего устройства, выходной сигнал с которого подается на вход системы фазэвой автоподстройки частоты.Для повышения стабильности работы при когерентном приеме биполярных сигналов между выходами сумматорств и входами вьочитающего устройства включены двухполупериодные выпрямители.На чертеже,представлеиа блок-схема усгройства.Устройство состоит из перемножителей 1 и 2, интеграторов Л и 4, блока формирования сигнала ошибки 5, системы фазовой автоподстройки частоты (ФАПЧ) бблока анализа информации 7, свробируемых схем памяти 8 - 1, линии задержки 12, сумматоров 18 и 14 двухполупериодных выпрямителей 15 и 16, усилп теля 17, вычитающего устройства 18 и линиизадюржки 19.Устройство работает следующим образом.Входной сигнал, умноженный в перемножителях 1 и 2 Ба образцовые сигналы, поступает 0 на интеираторы 8 и 4, со сбросом блока формирования сигнала ошибки 5, который обеспечивает получение управляющего напряжения для системы ФАПЧ б, и далее на блок аналпза информации 7, который в момент опроса 5 вырабатывает сиинал о том, какой символпередан. Моменты Опросы и сброса определя.ются управляющим напряженпем, вырабатываемььм системой ФАПЧ,20 Напряжение от каждого интегратора поступает иа две группы стробпруемых схем памяти 8, 9 и 10, 11 в блошке формированпя сигнала ошибки. Первая,группа стробируемых схем памяти 8, 9 открьхвается импульсой последо вательностью, вырабатываемой системойФАПЧ, а вторая группа схем 10 и 11 - той же последовательностью, но сдвинутой па половину длительности оимвола с помощью линии задержки 12. Напряжение со стробируе мых схем памяти суммируются в сумматорах339009 Составитель П. Хромышев Техред Е, Борисова Корректор Т, Гревцова Редактор Б. Федотов Заказ 1770,2 Изд, М 657 Тираж 448 ПодписноеЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССРМосква, Ж, Раушская наб., д. 4/5 Типография, пр. Сапунова, 2 1 З и 14 и,приводятся к одинаковой полярности в двухполупериодных вьвпрямителях 15 и 16,Нагвряжение, снятое с днтегратора,в,середине символа, удваивается с помощью усилителя 17 и вычитается в вычитающем устройстве 18 из напряжения, снятого с интегратора в конце символа. Полученная разность напряженпй в виде сигнала ошибки подается на вход системы ФЛПЧ. Сброс интеараторов,пропзводится сигналом с системы ФЛПЧ, прошедшим через линию задержки 19. Пр едм ет изобретения1, Устройство сп мволыной синхронизации по информационному сипналу для корреляционного приемнвка многоосновных дискретных сигналов, содержащее перемножители, систему фазовой автоподстройки частоты, блок анализа информацииблок анализа информации,блок формирования сигнала ошибки, отличающееся тем, что, с целью повышения стабильности синхронизациями, в блок формирования сипнала ошибки включены интеграторы со 5 сбросом, выходы которых через стробируемыесхемы памяти подключены к соопветствующим входам сумматоров, на которые также подается сигнал с выхода системы фазовой автопод стройки частоты, причем выходы сумсматоров 10 подключены ко входам вычитающего устройства, выходной сипиал с которого подается на вход системы фазовой автоподстройки частоты.2. Устройство по .п. 1, отличающееся тем, 15 что, с целью повышения стабильности, работыпрои когерентном приеме биполярных сигналов, между выходами сумматоров и входами вычитающего устройства включены двухполупериодные выпрямители.