Цифровой интегратор

ОПИСАНИЕ Союз Советских Социалистических Республик.хиче".ист бац.стена К",ь,детельстьа,."е ависимое от авг, с аявлено 12.1 Х,1966 присоединением з Приоритет Лд 1101771/26-24) ки о ч, 42 щ, 1,02 ЧПК О 061 омитет по дела изобретении и открытпри Совете ЦииистроСССР"ДК 681 335 7(088 Опубликовано 17.Ъ,1968. Бюллетень М 17 Дата опубликования описашгя 6 Л 111.19 о 8 авторзобретения И. Агибал Заявитель ИФРОВОЙ ИНТЕГРАТОР Известные цифровые интеграторы оперирующие с одноразрядными приращениями, содержат регистры подынтегральной функции, формирователь приращений интеграла, сумматоры и логические схемы,Предложенный интегратор отличается от изввспных тем, что содержит дополнительный регистр для задания в дополнительном коде емкости регистра формирования приращений интеграла и подключенную к интегратору через ячейки запоминания знака кода подынтегральной функции и знака произведения подынтегральной функции на приращения аргумента логическую схему формирования сигнала на ввод числа из дополнительного регистра. Последний через схему преобразования прямого кода дополнения в дополнительный, два клапана и сумматор включен,в цепь циркуляции кода в регистре формирования приращений интеграла.Такое выполнение интегратора позволяет повысить точность вычислений и расширить функциональные возможности за счет изменения в процессе работы емкости регистра формирования приращений интеграла.На чертеже приведена схема интегратора.Оы содержит узлы обычного цифрового интегратора 1 и схему ввода дополнений, обеспечивающую задание произвольной емкости и состоящую из регистра 2 дополнений, схемы 3 г,преобразования прямого кода дополнения в дополнительный, клапана 4 ввода прямого кода дополнения, клапана 5 ввода дополнительного кода дополнения, сумматора 6 до полнений, ячейки 7 запоминания знака кодау, схемы 8 определения знака произведения у дх и схемы 9 образования сигнала на ввод дополнения.Ь регистре 2 хранится код, соответствую щий дополнению требуемого значения Л дозначения 2 д. Этот код в процессе вычислений суммируется с содержимым регистра 10 (цепь 2 4 б) или вычитается из него (цепь 2 - 8 - с - 6), так что действующее значение емко сти регистра 10, которое определяет масштабвыходной величины, оказывается равным Л.Дополнение 2 д - А вводится в регистр 10 при появлении первого приращения дх, а такке при появлении этого приращения после 20 образования приращения с 1 на выходе интегратора. Сигналом на ввод дополнения является импульс на выходе ячейки 11 или 12 схемы 9 в зависимости от знака произведения у ах. Знак произведения 0 стх, в свою оче редь, определяется схемой 8. Каждый из импульсов дг устанавлпваст схему 9 в исходное состояние. Первый сигнал любого знака, приходящий после этого на,вход схемы 9, вызывает появление сигнала соответствующего 30 знака на ее выходе. Очередной сигнал того жеСоставитель Е. Елагин вред А. А. Камышннкова Корректоры: А. П и Н, едактор Е, В. Семанов атарннцев , Быстров Тираж 530лам изобретений и открыти"Москва, Центр, пр. Серова,аказ 212/13ЦНИИПИ Комитета п Подписноеи Совете Министров СССР 1 пографин, пр. Сапунова, 2 знака на входе не вызывает соответствующего сигнала на выходе, если после первого сигнала отсутствует приращение ЛЛ. Смена знака на входе схемы 9, происшедшая после перьвого входного 1 сигнала, но до появления приращения Л Л, вызывает ввод дополнения со знаком противоположным предыдущему, т, е. компенсацию введенного ранее дополнения. При этом ячевки 13, 14 и 15 устанавливают схему 9 в исходное состояние, так что следующий сигнал любого эпака воспринимается, как первый.Приращение Л Л в интеграторе 1 выделяется обычным путем. Предмет изобретенияЦифровой интегратор, оперирующий с одноразрядными приращениями, содержащий регистры подынтегральной функции и формирователь приращений интеграла, сумматоры и логические схемы, отличающийся тем, что, с целью повышения точности вычислений и расширения функциональных возможностей за счет изменения в процессе работы емкости 5 регистра формирования приращений интеграла, он содержит дополнительный регистр для задания в дополнительном коде емкости регистра формирования приращений интеграла и подключенную к интегратору через ячейки за поминания знака кода подынтегральной функции и знака произведения подынтегральной функции на приращения аргумента логическую схему формирования сигнала на ввод числа из упомянутого дополнительного регистра, 15 который через схему преобразования прямогокода дополнения в дополнительный, два клапана и сумматор включен в цепь циркуляции кода в регистре формирования приращений интеграла,