Дешифратор адреса

СОЮЗ СОВЕ 1 СКИХСОЦИАЛИСТИтСКИ9 ЕСГ 1 УГПИК 1672526 91 .5 51)5 6 11 С 8/00 ГОСУДАРСТВЕННЫЙ КОМИТЕТ10 ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕН ВТО МУ СВИДЕТЕЛЬСТВУ(71) Н ауч но-исследо вател ьс к ий институтмногопроцессорных вычислительных систем при Таганрогском радиотехническоминституте им. В.Д.Калмыкова(56) Микроэлектроника, т, 9, вып, 3, 1980, с,224, рис. 3,Валиев К,А. и Орликовский А,А. Полупроводниковые интегральные схемы памяти на биполярных транзисторныхструктурах. М.: Сов. радио, 1979, с, 222, рис,7. 15.(57) Изобретение относится к быстродействующим логическим схемам, а именно к дешифраторам, и может быть использовано в устройствах вычислительной техники и автоматики. Целью изобретения является повышение быстродействия дешифратора, Поставленная цель достигается за счет введения в дешифратор адреса диодов 6 с соответствующими связями. Диоды 6 совместно с резисторами 5 образуют элементы И, а переключатели тока на транзисторах 2, 4 и резисторах 5 - элементы ИЛИ-НЕ. Сигналы на входы элементов И могут быть поданы без инвертирования, Это позволяет исключить задержку входного сигнала при инвертировании. 1 ил.1672526 Сос 1 звитель С.КоролевТехред М,Моргентал Корректор А,Осауленко Редактор А.Бер Заказ 2844 Тираж 321 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушскал нзб 4/5Производственно-издательский комбинат "Пзгент", г. Ужгород, ул.Гагарина, 101 Изобретение относится к быс 1 родействующим логическим схемам и пгпупроводниковой технике и может быть использовано в устройствах вычислительной техники и автоматики.Целью изобретения является повышение быстродействия дешифратора,На чертеже представлена электрическая схема дешифратора на четыре выхода,Дешифратор содержи г ячейки 1, состоящие из опорных транзисторов 2, источников 3 тока, ключевых транзисторов 4, резисторов 5, диодов 6, шину 7 нулевого потенциала, выходы 8, шину 9 питания, опорную шину 10, входы 11,Работает дешифратор адреса следуюгцим образом,При приложении одной из комбинаций разрядов адресноо слова к выходам 11 на бзэзх ключевых транзисторов 4 и катодах диодов 6 устанавливаются соответствующие уровни потенциалов логическ х сигналов, Это приводит к тому, что найдется одна из ячеек 1, в которой все ключевые транзисторы 4 будут заперты низким потенциалом на базах этих транзисторов 4 и все диоды 6 будут заперты высоким потенциалом нз катодах этих диодов 6. Например, при кодовой комбинации 000.00 будут заперты ключевые транзисторы 4 во всех ячейках 1. Соответственно токи источников тока через опорные транзисторы 2 замкнутся в шину 9 питания. Это приводит к тому, что при этом открыты все диоды 6 в ячейках 1, начинал со второй, через них ток входных источников сигнала буде потекать в выходные узлы, обеспечивая падение потенциалов нз резисторах. Это приводит к тому,что на первом выходе 8, которому соответствуе первая ячейка 1, установится высокий потенциал, а нз всех остальных выходах - низкий,При кодовой комбинации 111,111 будут открыты всз ключевые -рзнзисторы 4, соответственно ток источников тока 3, протекал через них, обеспечит падение потенциалов нз резисторах 5, и заперты все диоды 6. что приводит к установлению высокого потенциала нз последнем выходе 8дешифрзторз адреса В случае промежуточных значений комбинаций разрядов адрес 5 ного слова найдется одна ячейка 1, вкоторой ключевые транзисторы 4 будут заперты, соответственно ток источника 3 токачерез опорный транзистор 2 замкнется вшину 9 питания, и диоды 6 будут заперты,10 что приведет к высокому потенциалу наэтом выходе 8 и к низким уровням потенциалов на всех остальных выходах 8,Формула изобретенияДешифратор адреса, содержащий ячей 15 ки, каждая из которых, кроме последней,состоит из источника тока, нагрузочного резистора, опорного транзистора, ключевыхтранзисторов, эми гтеры которых соединены с первым выводом источника тока и20 эмиттером опорного транзистора, а коллекторы - с первым вьводом нагруэочного резистора, последняя ячейка содержитнзгрузочный резистор, второй вывод которого соединен с вторыми выводами нагру 25 зочных резисторов всех ячеек иколлекторами опорных транзисторов и подключен к шине питания дешифратора, к шине нулевого потенциала которогоподключены вторые выводы источников то 30 ка, а к опорной шине - базы опорных транзисторов, выходами дешифратора являютсяпервые выводы нагрузочных резисторовячеек дешифратора, базы соответствующихключевых транзисторов ячеек дешифратора35 с 2-1)+ 1)-й по 2 (21-1) обьединеныиявляются 1-м входом дешифратора, где 1 )5 2 п; 1п; и - разрядность входадешифратора, от л и ч а ю щи йс я тем, что,с целью повышения быстродействия де 40 шифратора адреса, каждая ячейка, кромепервой, содержит диоды, аноды которых соединены с первым выводом нагруэочногорезистора, катоды соответствующих диодовячеек дешифрзторз с Ц 2)-1) 2 + 1)-й по 245 )-ю соединены с 1-м входом дешифратора,