Распределитель уровней

/.А ВТОРСК ВИДЕТЕЛЬСТ нов икроэлекттв. - М.: рис. 6 - 24. ВНЕЙ ) числительзовано при ления Це 4 йь ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ(56) Букреев И. Н. и др.ронные схемы цифровых устроиСоветское радио, 1975, с. 291,Там же, с. 294, рис. 6.26.(57) Изобретение относится к вной технике и может быть исполпроектировании устройств упра лью изобретения является повышение надеж. ности работы распределителя уровней за сче 1 исключения сбоев в условиях перекрытия единичных уровней тактовых сигналов, Распределитель уровней содержит формирователь тактовых сигналов, четыре ячейки памяти, каждая из которых состоит из первого и второго элементов И - НЕ. Повышение надежности в распределителе уровней достигается за счет ввода дополнительных связей между элементами ячейки памяти, исключающих ложное срабатывание ячеек памяти, 1 ил.1236554 формула изобретения ВНИИПИ Заказ 301455 Тираж 543 ПодписноеФилиал ППП Патент, г. Ужгород, ул. Проектная, 4 Изобретение относится к вычислительной технике и может быть использовано при проектировании устройств управления.Цель изобретения - повышение надежности работы распределителя уровней за счет исключения сбоев в условиях перекрытия единичных уровней тактовых сигналов.На чертеже изображена схема распределителя уровней.Распределитель уровней содержит формирователь тактовых сигналов, четыре ячей О ки 2 памяти, каждая из которых состоит из первого 3 и второго 4 элементов И - НЕ, вход 5 распределителя, выходы 6.Распределитель уровней работает следующим образом.На выходах формирователя 1 тактовых сигналов, который выполнен, например, из мультивибратора, выходы которого через элемент задержки и непосредственно подсоединены через элемент ИЛИ к прямому и инверсному выходам формирователя для обес печения перекрытия высоких уровней выходных сигналов в интервалах времени 12 - 1 з, 1 - 16, 1 т - 1 в, 19 - 1 о Сформированные таким образом тактовые сигналы поступают на первые входы первых элементов И - НЕ всех ячеек памяти. При подаче сигнала низкого уровня на вход 5 на выходе второго элемента И - НЕ 4 первой ячейки памяти устанавливается высокий уровень, который поступает на первый вход первого элемента И - НЕ 3 и, учитывая, что в течение времени 1 - 14 на втором входе первого элемента И - НЕ 3 присутствует высокий уровень, также как и ка третьем его входе. В результате на выходе 6 устанавливается низкий уровень сигнала, который поступает на второй вход второго элемента И - НЕ 4 и в течение вре. мени 12 - 16 удерживается низкий уровень на выходе 6. Этот же низкий уровень сигнала поступает на первый вход второго элемента И - НЕ 4 второй ячейки памяти, в ре зультате на первый вход первого элемента И - НЕ 3 этой ячейки памяти поступает высокий уровень сигнала, а также на третий вход первого элемента И - НЕ 3 третьей ячейки памяти, на котором имеется низкий уровень и после момента времени 16 в течение времени задержки первого элемента И - НЕ первой ячейки памяти,В течение времени 1 - 1 г, на первом входе первого элемента И - НЕ 3 второй ячейки памяти действует высокий уровень, который приводит к появлению на выходе 6 низкого уровня сигнала, который поступает через второй элемент И - НЕ 4 на третий вход первого элемента И - НЕ 3, а также на первый вход второго элемента И - НЕ 4. третьей ячейки памяти, которая не срабатывает, поскольку на первом входе первого элемента Ив -НЕ 3 в это время присутствуст низкий уровень, Низкий уровень с выхода 6 второй ячейки памяти поступает на первый вход первого элемента И - НЕ 3 четвертой ячейки памяти, которую блокирует в течение времени 1, - 1 и т. д. Распределитель уровней, содержащий формирователь тактовых сигналов и четыре ячейки памяти, каждая из которых состоит из двух элементов И - НЕ, причем первый вход первого элемента И - НЕ каждой ячейки памяти соединен с выходом второго элемента И - НЕ данной ячейки памяти, выходы первых элементов И - НЕ первой, второй, третьей и четвертой ячеек памяти соединены с первыми входами второго элемента И - НЕ второй, третьей, четвертой и первой ячеек памяти соответственно и являются выходами распределителя, вторые входы первых элементов И - НЕ нечетных и четных ячеек памяти соединены с первым и вторым выходами формирователя тактовых сигналов соответственно, отличающийся тем, что, с целью повышения надежности распределителя, выход первого элемента И - НЕ каждой ячейки памяти соединен с вторым входом второго элемента И - НЕ данной ячейки памяти, выходы первых элементов И - НЕ первой, второй, третьей и четвертой ячеек памяти соединены с третьими входами первых элементов И - НЕ третьей, четвертой, первой и второй ячеек памяти соответственно, третий вход второго элемента И - НЕ первой ячейки памяти является входом распреде. лителя.