Цифровое устройство доплеровской фильтрации

0.11 ОЗ СОЕ 1 Е ГСКИХ СОЦИА 11 ИСТИ 1 ЕСКИХ Р Е С 11 У Ь 11 И К мЩ =830496 А П 9) 111511. 0 01 5 29 САНИЕ БРЕТЕНУ КОМУ ЕТЕЛЬСТВ и 5 9 ДПФ Я Ь),числа доплетурнь ГОСУДАРСТВЕННОГ ПАТЕНТНОГВЕДОМСТВО СССР. М 28итехнический институтк, В,Л.Евсеев, В,С.Стреинштейн, В.Ф,Пуэанков,А,МарковСтепин В.М. Методы и устдвижущихся целей. Радиос. 120, рис, 5,20,УСТРОЙСТВО ДОПЛЕ- ТРАЦИИ Изобретение относится к области радиолокации, а именно к радиолокационным системам движущихся целей, и может также использоваться в гидролокации.Цель предлагаемого технического решения - увеличение числа доплеровских каналов при фиксированном аппаратурном объеме поточного процессора БПФ,Таким образом, существенными"отличительными признаками заявляемого устройства являются блок коммутации информационных сигналов, блок перестановки отсчетов, коммутатор перезаписи и выходной коммутатор, управляемые соответствующими управляющими сигналами, формируемыми в блоке управления.При этом цифровое устройство доплеровской фдильтрации перестраивается с ре-. жима выполнения поточным процессором БПФ 1 ч 1= И- точечного ДПФ на режим выполнения с помощью того же процессора(57) Существо изобретения: устройство содержит 1 селетор дальности 1, 1 блок формирования и оцифровки квадратурных составляющих.2, 1 блок защиты от пассивных помех 3, 1 блок коммутации информационных сигналов 4, 1 блок оперативных запоминающих устройств 5, 1 поточный процессор быстрого преобразования Фурье по основанию М 6, 2 коммута 1 ора 71 блок перестановки отсчетов 8. 1-2-4- - 6-7, 6- 7-8-4, 9-1, 9-2. 9 - 3, 9 .4, 9- 5, -6, 9 7. 9-8, 8 ил. хзаданного М = М - точечногочто эквивалентно увеличениюровских каналов с М 1 до й.Увеличение разрешающей способностипо скорости происходит за счет сокращенияразмера стробируемого участия дальности.На фиг.1 приведена структурная электрическая схема заявляемого устройства, со- Сддержащего включенные последовательноселектор дальности 1, блок формирования иоцифровки квадратурных составляющих 2,блок защиты от пассивных помех 3, блок Окоммутации информационных сигналов 4,блок оперативных запоминающих устройств 5 и поточный процессор БПФ 6, Пр- юфмимо этого устройство содержит выходной фкоммутатор 71, коммутатор перезаписи 72,блок перестановки отсчетов 8 и блок управления 9,Блок фо рмирования и оцифровки квадставляющих 2 содержит два фа 1830496 20В режиме считывания потенциал на выходетой схемы И (38 или 39), на которую с триггера 37 поступает единичный потенциал,определяется уровнем сигнала, подаваемым на второй ее вход с выхода триГгера 26,Этим обеспечивается в режиме считыванияпереключение ОЗУ в режим перезаписи,Рассмотрим работу блока управления врежиме считывания, Как отмечалось выше,в этом режиме в зависимости от задаваемого значения возможны три варианта временных диаграмм работы устройства,изображенные на фиг,ба,б,в.Импульсы с выходов триггера 26, сдвинутые друг относительно друга на времяГо/2 = Гд, поступают в блОки 30 и 31 формирования адресов перезаписи и считыванияна первые входы схем И 51 и 60. Рассмотримсначала формирование циклов считыванияи перезаписи в вариантах фиг,бз и б.В исходный момент времени, опреде ляемый формированием импульса на выходе схемы сравнения 36, триггер 52сбрасывается в нуль, запрещая при этомсхему И 51, а триггеры 61 и 71 ус Ганзвливзются в единичные состОяния, рззре"шая прохождение тактовых импульсов.,снимаемых с прямого выхода триггера 26.,через схемы И 60 и 69 на счетные входысчетчиков 63 и 72, работаюцих соответсгвенно по гпоб - и Глод(1+Т),КМВыходы разрядных ячеек счетчика 72нагружены на информационные входы схемсравнения 73, 74, 75, нз вторые информационные входы которых с выходов ПЗУ 34 поСтуПаЮт КОДЫ ЧИСЕЛ 1+Т), ТЗ и Тл, З ВЫХОдцразрядных ячеек счетчика 63 нагружены насхемы сравнения 64 и 65, на вторые информационные входы которых с выходов ПЗУ 34Мпоступают коды чисел Т =- - и ь, ПросчиМтав импульсов, счетчик бо сбрасываетсяйф)нуль выходным импульсом схемы сравнения 64. На этом завершзе,ся нулевой циклсчитывания (Со),Импульс с выходз схемы сравнения 64поступает на первый вход схемы И 66 и насчетчик 95, нагруженный на схемы сравнения 94 и 93, на вторые информационныевходы которых с соответствующлх выходовПЗУ 34 поступэот коды чисел У см. ф,14) иу+1,Для данных фиг,ба, б = 1. После просчета счетчиком 95 первого входного импульса,формируется импульс на выходе схемысравнения 94, который, будучи задержан линией задержки 84 на время то и инвертирован схемой НЕ 85, поступает на третий вход схемы И бб, на второй вход которой с выхода"Х" ПЗУ 34 подается единичный потенциал,В момент появления импульса нз выходесхемы сравнения 64 на третьем входе схемы5 И присутствует единичный потенциал. Поэтому указанный импульс проходит черезсхему И 66 и опрокидывает триггер 61 внулевое состояние, при котором схема И 60запирается,10 После просчета счетчиком 72 тз импульсов на выходе схемы сравнения 74 формируется импульс, который опрокидываеттриггер 52 в единичное состояние, разрешая прохождение тактовых импульсов че 15 рез схему И 51 на вход счетчика 54, Выходысчетчика 54 нзгруженьнз схемы сравнения55 и 56, ча вторые информационнь;а входыкоторых с выходов ПЗУ 34 поступают кодыИ20Ччисел - - и р, После просчета счетчиком54 О импульсов формируется импульс навыходе схемь. сравнения 56, который перебрасывает триггер 61 из нулевого состоянияв едиичное, после чего начинается следу-оций цикл ГС 1) считывания, в конце которого на выходе схемы сравнения 64 появляется второй импульс, Однако этим импхл,Г О 4 триггер 61 не буде 1 сброшен в нуль, тлк моленту его появления схела Ибб будет запрещена нулевым потенциалом нз выходе схемы НЕ 85 и счетчлк 63МвыпОлниГ Очередной цикл счета по Глоб Гцикл СО для 1 -.= 2), После просчета счетчиком 95 второго импульса формируется импульс нз выходе схемы сравнения 93, который перебрасывает о единичное состояние триггер 71, до этого сброшенный в нуль выходным импульсом схемы сравнения 73, после чего описанный процесс работы блока упозвления Г 1 Овтооится, Выходной иФ 4- пульс схемь: сравнения 73 сбрасывает также в нуль счетчик 72.При Описании работы блока формирования циклов перезаписи 30 мы остановились на моменте просчета счетчиком 54 д импульсов, После просчета йМ импульсов на выходе схемы сравнения 55 появится импульс, который опрокинет счетчик 54 в нулевое состояние, завершив формирование первого цикла перезаписи 3), з пройдя через схему И 58, которая к этому моменту разрешена выходным потенциалом схемы сравнения 94, опрокинет в нуль триггер 52, прервав темсамым повторный цлкл счета счетчика 54, который возобновлтсяпосле поступления нз вход "1", трип ера 52 импульса с выхода схемы срзвнзния 74Рассмотрим теперь формирование циклов считывания и перезаписи для фиг.бв.В этом случае, в отличие от фиг.ба,б,каждый из указанных циклов на интервалеТ 1 следуют непрерывно один за другим сзадержкой циклов перезаписи относительно циклов считывания на время тз, причемна интервале Т 1 формируется (Ч+ 1) цикловсчитывания и Ч циклов перезаписи.В варианте фиг,бв счетчики 63 и 72 одновременно начинают свою работу, поскольку в исходный момент временитриггеры 61 и 71 устанавливаются выходным импульсом схемы сравнения 36 в единичное состояние, а на схему И бб с выходаиХи ПЗУ 34 подан нулевой потенциал. Поэтому выходной импульс схемы сравнения 64сбросит, как и прежде, счетчик 63 в нулевоесостояние, но на вход иОи триггера 61 непройдет и, следовательно, счетчик 63 будетпродолжать циклически работать погл Ог 1 М,уМ,Счетчик 72 после просчета (тл + Т) импульсов сбрасывается в нуль выходным импульсом схемы сравнения 73, которыйтакже сбрасывает в нуль триггер 71, а доэтого, после просчета счетчиком 72 тз импульсов выходным импульсом схемы сравнения 74 опрокинется в единичноесостояние триггер 52, запустив в работусчетчик 54, который теперь циклически будет работать по гпоН 3/М, т.к. схема И 58 втечение (Ч - 1) циклов работы счетчика 63)заперта нулевым потенциалом нэ выходесхемы сравнения 94,После просчета счетчиком 95 Ч-го импульса нэ выходе схемы сравнения 94 устанавливается единичные потенциал,рэзрегвэОщий прохождени 8 через схему И58 Ч-го выходного импульса схемы сравнения 55, который опрокидывает триггер 52 исчетчик 54 в нулевое состояние. При этомсхема И 51 запрещается и счетчик 54 в дальнейщем остается в нулевом состоянии,ЦчейеутинОЙ Цикл Работы сч 8 тчикэ 54 начинается после повторного Опрокидываниятриггера 52 в единичное состояние выходным импульсом схемы сравнения 74. появлению которого предшествует просчетсчетчиком 95 (Ч+1)-го импульса, после чегона выходе схемы сравнения 93 формируетсяимпульс, Опрокитдывэющий триггер 71 вединичное состояние., при котором возобновляется работа счетчика 72.Вь,ходные импульсы схемы сравнения93 заводятся на вход счетчика по гпой(счетчик 91, схема сравнения 101 и схемаИЛИ 102).Структуре тттдов адресов переевоисиимеет вид Ь, где= 1 А и и = 1,И/М соответственно коды текущих состояний счечиков91 и 54. Составляющис 1 и п адресов пареза твующий го цикла писи хранятся соответственно в ПЗУ 532 и 531 по адресам 3 и Л и,Структура кодов адресов считыванияимеет вид щр. 5 где = 1 Л. - составляющая адреса считывания (код текущего состояния счетчика 91), хранящаяся в ПЗУ 622 по адресу 1;Р = 1,М/М - код текущего состояния счетчика б Я = - - -- код текущего О. С - 1 прип =О КТ: приц 0 состояния счетчика 95, соответс порядковому номеру выполняемо считывания, 15 глдр - составляющая адреса считывания, найденная по направленному графу, хранящаяся в ПЗУ 621 по адресу Л ЯР.Адресный кодЛ ЯР, поступающий на адресный вход ПЗУ 621, подается также (с вы хода Ш 14 блока упозвления) на адресные входы всех ЗУ, = 1,Ь поточного процессора БПО б, в ячейках;,ооро 1 о,цля каждого цикла Я работы процессора хранятся соответствующие поворачивающие множители, 25 В случае О = О поворачивающие множители, соответствующие последнему циклу считывания, хранящиеся в ЗУ 1 А 1-го каскада поточного процессора БПФ равны 1 для любых значений Л 1 и С. ЗО Входы СЬ ПЗУ 531 и 532 подключены к выходу схемы И 51, э входы иСЯи ПЗУ 62; и 622 подключены к выходу схемы И 60,На выход Шб соответственно с попарнообьединенных входов ПЗУ 53 и 621, э также 35 532 и 622 поступэот коды адресов записи Ь и адресов считывания 1 гпр, имеющие кажДый Длительность гс/2 и СДвинУтые ДРУГ относительно друга на время тс,/2,Перейдем теперь к рассмотрению режимов работы вьходного коммутатора 71 и коммутатора перезаписи 72,Пусть при подаче нэ управляющие входы указанных коммутаторов единичных потенциалов их информационнье входы коммутирусотся на соответствующие выходы.для псрезаписи в 0 у промежуточных результатов вычислений во всех Ч (см, 14) циклах перезаписи достаточно, чтобы передний фронт импульса управления работой 50 коммутатора 72 (см, фиг,б - Ш 1.0) совпадал с началом нулевого цикла считывания (Со), а задний фронт был задержан относительно конца предпоследнего Ч)-го) цикла считывания на время тп го(см. ф.7),В вариантах фиг,ба,б Ч - 1.= О, поэтому задержка на тп т относительно конца нулевого цикла считывания эквивалентна задержке относительно его начала на время (тп+ Т) , 23 1830496Передний фронт управляющего импульса, воздействующего на коммутатор 71 см, фиг,б - Ш 11 должен совпадать с моментом окончания предпоследнего цикла считывания, а задний фронт должен быть задержан на время Ь гоотносительно момента окончания последнего (Ч-го) цикла считывания.Для формирования импульса, управляющего работой коммутатора 72 в вариантах фиг.ба,б, триггер 80 устанавливается выходнымиимпульсами схем сравнения 36 или 93 в единичное состояние, а выходным импульсом схемы сравнения 73, прошедшим через схемы И 77 и ИЛИ 78; сбрасывается в нуль.В варианте фиг,бв, когда схема И 77 заперта нулевым потенциалом на выходе "Х" ПЗУ 34, выходной импульс схемы сравнения 73 не проходит на вход "0" триггера 80. Для сброса триггера 80 в нулевое состояние в этом случае используется схема сравнения 65, периодически формирующая на выходе импульс в момент накопления в счетчике 63 числа тп, Этот импульс проходит через схему И 79, разрешенную па второму входу единичным потенциалом на выходе схемы НЕ 86, лишь после просчета счетчиком 95 Ч (см, 14) импульсов, когда на выходе схемы сравнения 94 появится единичный потенциал, разрешающий схему И 79 по первому. входу.Импульс с выхода схемы И 79, пройдя через схему ИЛИ 78, опрокинет триггер 80 в нулевое состояние,Сформированный на прямом выходе триггера 80 импульс является искомым управляющим сигналом, поступающим на выход Ш 10 блока управления (см, фиг,б- Ш 10).Для формирования импульса, управляющего работой коммутатора 7;, используется триггер 82, который в вариантах фиг,ба, б устанавливается в нулевое состояние выходным импульсом схемы сравнения 75, формируемым в момент накопления в счетчике 72 числа 1 л схема И 88 при этом разрешена единичным потенциалом на выходе "Х" ПЗУ 34), а в единичном состоянии - выходным импульсом схемы сравнения 94. В варианте фиг.ба нулевое состояние триггера 82 периодически подтверждается выходным импульсом схемы сравнения 68,Сигнал, формируемый на прямом выходе триггера 82 (фиг.б - Ш 11), поступает с выхода Ш 11 блока управления на управляющий вход коммутатора 71.В заключение рассмотрим процесс формирования управляющих импульсов, обеспечивающих необходимый режим пе реключений переключателя 22 блока перестановки отсчетов 8.Режим работы этого переключателя повторяет режим работы аналогичного переключателя промежуточного Л 1-го каскада типичного паточного процессора бПФ с М- ично-инверсной индексацией входных отсчетов, т.е. его период переключений равен (см. ф,2 при) = 1, К=3):Т 22= М то,5 10 Для частного примера, приведенного нафиг,8,Т 22 =- 2 о Искомые управляющие импульсы формируются следующим образом.20 В варианте фиг,ба, б выходной импульссхемы И 88, задержанный на время Ь т,относительна начала нулевого цикла считывания, проходит через схему ИЛИ 89 на вход"1" триггера 90, Триггер 90 устанавливаетсяв единичное состояние, разрешая прохождение через схему И 70 на счетный входсчетчика 96 тактовых импульсов, формируемых на прямом выходе триггера 26.Счетчик 96 работает па гподТ 22, что до 30 стигается путем дешифрации дешифратором 97 кода числ" Т 22 и сбросом выходнымимпульсом послецнего счетчика 96 в нулевое состояние,Повторное опрокидывание триггера 30в единичное состояние произойдет при повторном цикле работы счетчика 72,. В варианте фиг.бв схема И 87 разрешена единичным потенциалом на выходе схемы И Е 86 и через нее проходит на вход "1"40 трипера 90 импульс с выхода схемы сравнения 65, задержанный на время ь то относительно начала нулевого цикласчитывания.Выходные сигналы дешифратора 97поступают на счетчик 98, первоначальносброшенный в нуль выходным импульсомсхемы сравнения 36 и в дальнейшем обнуляемый выходными сигналами схемы сравнения 64.Коды текущих состояний счетчика 98 поступают с выхода Ш 13 блока управления науправляющий вход переключателя 22 блокаперестановки отсчетов 8 и на адресные входы запоминающих устройств процессораРассмотренная схема блока управления, в отличие от блока управления, используемого в прототипе, отличается, восновном, дополнительным включениемблока формирования адресов перезаписи 30 и блока формирования управляющих сигналов 32,Заявляемое устройство может быть реализовано на современной элементарной базе. ПЗУ могут быть выполнены на основе микросхем серии ИС К 556, мультиплексоры, счетчики входят в состав серии ИС 555, 530, 533 и др., а ОЗУ может быть выполнена на основе ИС 541 или 132-й серии.Таким образом, заявляемое устройство, в отличие от прототипа, характеризующегося фиксированным числом Й 1 реализуемых доплеровских каналов, обладает возможностью гибкой перестройки структуры, при которой на базе того же поточного процессора БПФ реализуется заданное число ЙЙ 1, доплеровских каналов при соответствующем сокращении числа стробируемых элементов дальности,Так, например, если при Тп = 3000 гд, М =- 2, Ь = 2, Й = Й = 4 число наблюдаемых элементов дальности= 1-пах = 3000, то при Й = 2 количествосокращается в 4 раза.8Заявляемое устройство при незначительном усложнении блока управления может также быть использовано в многоканальных по пространственным направлениям системам, где соответствующее заданному Й общее число стробируемых элементов дальности может быть распределено по некоторому расчетному числу пространственных каналов, Примером реализации такого "размена" числа наблюдаемых элементов дальности на число пространственных каналов служит заявка М 4779908/09 от 8,01,90 гнаходящаяся в настоящее время на рассмотрении по В Н ИИ ГПЭ, отличаются от заявляемого устройства тем, что в ней, как и в прототипе, количество доплеровских каналов является фиксированным числом,Формула изобретения Цифровое устройство доплеровской фильтрации, содержащее блок управления, соедине нные посл едовател ьно селектор дальности, блок формирования и оцифровки квадратурных составляющих и блок защиты от пассивных помех, а также включенные последовательно блок оперативных запоминающих устройств (ОЗУ) и процессор быстрого преобразования Фурье (БПФ) по основанию М, выполняющий преобразование Й 1-точечного массива комплексных операндов (Й 1 = М ), при1 этом процессор БПФ содержит в )-м О =- 1; Х 1-1) каскаде арифметическое. устройство АУ). вход поворачивающих множителей которого подклочен к выходу соответствующего запоминающего устройства ЗУ 1),первую и вторую группы линий задержки на величину соответственно 1 г и т 1, где г = 1,Ми переключатель, а вА 1-м каскаде - АУ А 1, блок формирования и оцифровки квадратурных составляющих содержит два фазовых детектора (ФД), первые входы которых подключены к выходу селектора дальности, выходы ФД соединены через соответствующие аналого-цифровые "О преобразователи (АЦП) с входами блока защитот пассивных помех, а вторые входы ФД соединены с выходом когерентного гетеродина (КГ) непосредственно и через фазовращатель на 90, блок ОЗУ содержит М ОЗУ, каждое из которых содержит первую и вторую группы ОЗУ, адресных коммутаторов и элементов.ИЛИ, выходы 1-го (1 = 1,М) адресного коммутатора и 1-го элемента ИЛИ, принадлежащих соответствующей группе, подключены .соответственно к адресному.входу и входу выборки кристалла 1-го ОЗУ одноименной группы, управляющие входы адресных коммутаторов и вторые входы элементов ИЛИ, принадлежащих соответствующей группе, соединены между собой, первые и вторые информационные входы адресных коммутаторов обеих групп соединены между собой, управляющие входы селектора дальности, АЦП, блока защиты от пассивных помех, адресных коммутаторов первой и второй групп, первые и вторые информационные входы всех адресных коммутаторов, а также управляющие входы всех переключателей и соединенные между собой адресные входы всех ЗУ процессора БПФ подключены к соответствующим выходам блока управления, о тл и ч а ю щ е е с я тем, что, с целью увеличения числа доплеровских каналов при фиксированном аппаратурном объеме паточного процессора в БПФ, введены ЗУА 1, блок коммутации информационных сигналов, выходной коммутатор, коммутатор перезаписи и блок перестановки отсчетов, при этом блок коммутации информационных сигналов содержит дверуппы информационных коммутаторов, выходы и соединенные между собой управляющие входы 1-х ( = 1,М) информационных коммутаторов соответствующей из групп подключены соответственно к входам 1-х ОЗУ и управляющим входам адресных коммутатороводноименных групп, первые информационные входы -х информационных коммутаторов обеих групп попарно соединены и подключены к 1-м выходам блока перестановки отсчетов. а соединенные между собой вторье информационные входы всех информационных коммутаторов обеих групп под 1830496ключены к выходу блока защиты ат пассив.ных помех, блок перестановки отсчетов содержит переключатель и две руппы линий задержки, )-я ) - 1,М - 1) линия задержки первой группы подключена выходом к )+1)- 5 . му входу переключателя, а входом - к Я+1)- му выходу коммутатора перезаписи, первый выход которого соединен с первым входом переключателя, )-я линия задержки второй группы подключена входом к )-му 10 входу переключателя, выход)-й линии задержки второй группы и М-й вход переключателя являются соответственно )-м и М-м выходами блока перестановки отсчетов, К-й (К,- ТМ) выход 1-го АУ процессора БПЭ 15подключен к (1-1)М+К)-му входу выходного коммутатора. М выходов которого являются выходами устройства, Я 1-ое АУ процессора БПФ соединено К-м выходом с К-м входом коммутатора перезаписи, а входом подачи поворачивающих множителей - с выходом Ь-го ЗУ процессора БПФ, адресный вход которого соединен с адресными входами остальных ЗУ процессора БПФ, управляющие входы выходного коммутатора, коммутатора перезаписи и переключателя блока перестановки отсчетов соединены с соответствующими дополнительными выходами блока управления.. Милюкова каэ 2521 Тираж Подписно ВНИИПИ Государственного комитета по изобретениям и открытиям 113035, Москва, Ж, Раушская наб 4/5 и ГКНТ ССС оизводственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина 101 Съ, счл,41 съЮ фэ,ч фч фзовцх детектора 10, первые входы которыхподключены к выходу селектора дальности1, выходы через соответствующие АЦП 11связаны со входами блока защиты от пассивных помех 3, а вторые входы соединенысоответственно с выходами когерентногогетеродина (КГ) 12 и фазовращателя на 90(13), подключенного входом к выходу КГ 12,Блок коммутации инфоргггационных сигнагОв 4 содержит две группы информационных коммутаторов 14 и 15;,= 1,М, типа 2/1,Блок ОЗУ 5 содержит две руппы ОЗУ(16 и 17), две группы адресных коммутаторов типа 2/1 (18 и 19) и две группы схем"ИЛИ" (20 и 21),Выходы адресного коммутатора 18 (19)и схемы ИЛИ 20 (21) подключены соответственно к адресному входу и входу выборкикристалла (СВ) ОЗУ 16 (17), Управльчощиевходы всех адресных коммутаторов 18 (19)и вторые входы всех схем "ИЛИ" 20 (21)соединены с упрэвлягощигли входами информационн ых коммутаторов 14; (15).Соединены между собой соответственно первые и вторые информационнье входывсех адресных коммутаторов 18 и 191, а также входы "запись-считывание" ОЗУ 16; и 17.ВьгхОДы инфорг 4 ационных коггг 4 утаторов 14 (15) подклочены к входам ОЗУ 16(17),ПерВые ВхОДы инфогг 4 ационных ког 1 г 4 утаторов 14; и 15 попарно соединены междусобой и подключены к 1-м выходам блокаперестановки отсчетов 8, а Втооье входывсех информационных коммутаторов 14 и15 соединены между собой и подюночены квыходу блока защиты от пассивных помех 3,ВЫХОДЫ г-х, ) .=. 1, л 1, каскадов поточногопроцессора БПФ б подключеы ко входамвыходного коммутатора 71, Выходы которого являются выходами устройства, а ВходыА 1-ГО КаСКаДа СВЯЗВНЫ СО ВгОДВМИ КОММУтатора перезаписи 72,Управляющле входы;:дресных коммутаторов 18, 19, входы "запись-с Итьгггагие"ОЗУ 16, 17, первые входы схем ИЛИО и 21,первые и вторые информационнье входывсех адресных коммутаторов 18 и 19, управляющие входы селектора дальностиАЦП11, коммутатора перезаписи 72, два управлягощих входа Выходного коммутатора 7 г иуправляющий вход блока перестановки отсчетов подключены соответственно к выходам Ш 1-Ш 13 блока управления, связанноготакже выходной шьжой (обозначена стрелкой) с управляюсцими входами блоков 3 и 6(зта связь на фиг, 1 не показана).На фиг,2 приведена сруктурная злектрическая схема блока перестановки отсчетов 8, содержащего переключатель 22 с Мвходами и М выходами, связанный управлягощим входом с выходом Ш 13 блокауправления 91 и линии задержки 23 и 241,5-- 1, М. Линия задержки 23 подкл юченаВыходом к (.1)-г 4 у входу гереключателя22, 1-Й Выход которого соединен со входомлинии задеожки 241,На фиг,З приведены временные диаг 10 раммы работы устройства в режимах записии считывания.На фиг,4 приведена часть структурной злектрической схемы блока управленгля 9, связанная с управлением работой"5 селеклгора дальности 1, АЦП 11, блока ОЗУ5, ВыхОДНОГО коммутатора 71 коммутатораперезаписи 7 р и блока перестановкл отсчетов 8.Блок управления содержит генератор20 импульсов дискретизацил (ГИД) 25, триггер26, счетчик 27 по гтгосГГ/тл (Т - период. зонДиРОВаниЯ; гл - пеРлоД ДискРетизаЦии),блоки переклгочения режима работы 28,формирования адресов записи 29, форми 25 рования адресов ггареэаписи 30, формирования адресов счигывания 31, блокфорг 414 рова 4 я управляющих слгналов 32,блок счета дискретов дальности 33 и ПЗУ 34,ГИЦ 25 связан выходом ссз счетным вхогдом триггера 26 и Входом с ге чика 27,Переклго атегь пекима работы 28 содержит счетчик 35, с:.яэянньй выходамиразрядных ячеек с Ггервыг 1 и информяционНЫМИ ВХОдаМИ СХЕМЫ СравгЕИя 36, ВЫХОДкоторой подклочен к сне гному входу триггера 37. Прямой и инверсный выходы триггера37 соязань с первыми Входагии схем И 38 иЗо, В 1 орЫЕ ВХОЬЬ, п.010 гг, ПОДКЛОЧЕНЫ Кпрямому выходу триггера 26.40 Выход последнего разгггда счетчика 27соединен со Входом сче;ика 35.Блок формирования адресов записи 29содержит схему сравненля 40, связаннуюПЕОВЫМ И ВТОРЫМ ИНгОГМЛЦИОНныгли ВХОДами соогзетствен 1-О с ВьКодами разоядныхячеек с етчглка 27 и Входом параметраО(поступает с РЛС).Выход схемы сравнения 40 соединен соВхОДОг 4тгриГГера 41, ВьхОД котороГО пОД 50 клюцен к первому Входу схег 4 ы И 42, второйвход которой связан с Выходом П 1 Д 25, авьход соедлнен со аховом сетчика 43, Выходы разрядных ячеек счетчика 43 соединеньг с первьми информационными входами55 схемы сравнения 44, выход которой подклю чен к первому входу системы ИЛИ 45 и входусчетчика 46, Выходы разрядных ячеек счетцика 46 связаны с первыми информационньми Входами схег 4 ь сравнения 47. Выходкоторой подключен к первому входу схемыИЛИ 48,Выход схемы ИЛИ 45 соединен со входом установки нуля счетчика 43 и входом "0"триггера 41, а выход схемы ИЛИ 48 связансо входом установки нуля счетчика 46,Выходы разрядных ячеек счетчиков 43,46, а также вход параметра А соединены садресными входами ПЗУ 49,Выходы разрядных ячеек счетчика 35, атакже вход параметра Л соединены с адресными входами ПЗУ 50,Блок формирования адресов перезаписи 30 содержит схему И 51, связанную первым и вторым входами соответственно синверсным выходом триггера 26 и прямымвыходом триггера 52, а выходом - с входомвыборки кристалла (СЯ) ПЗУ 531 и 532 ивыходом счетчика 54, соединенного выходами разрядных ячеек с первыми информационными входами схем сравнения 55 и 56, атакже (совместно с входом параметра Я) садресным входом ПЗУ 53 ьВыход схемы сравнения 55 подключен кпервому входу схемы "ИЛИ" 57, выход которой соединен с входом установки нулясчетчика 54 и, через включенные последовательно схему И 58 и схему ИЛИ 59, связан свходом "0" триггера 52,Блок формирования адресов считывания 31 содержит схему И 60, связанную первым и вторым входами соответственно спрямым выходом триггера 26 и прямым выходом триггера 61, а выходом - с входамивыборки кристалла ПЗУ 621 и 622 и входомсчетчика 63, соединенного выходами разрядных ячеек с первыми информационнымивходами схем сравнения 64 и 65 и совместно с входом параметрами) с адресным входомПЗУ 62 ь Выходы ПЗУ 531 и 621, а также 532и 622 попарно соединены. Выход схемысравнения 64 подключен к первому входусхемы И 66 и, через схему ИЛИ 67, связан свходом установки нуля счетчика 63. Выходсхемы И 66 соединен с входом "О" триггера61, вход "1" которого связан с выходом схемы ИЛИ 68,Блок формирования управляющих сигналов 32 содержит схему И 69, подключенную первым входом к прямому выходутриггера 26 и к первому входу схемы И 70,вторым входом - к прямому выходу триггера71, а выходом - к входу счетчика 72, соединенного выходами разрядных ячеек с первыми информационными входами схемсравнения 73, 74, 75, Выход схемы сравнения 74 соединен с входом "1" триггера 52,Выход схемы сравнения 74 подключен квходу "0" триггера 71 и к первым входам схем ИЛИ 76 и И 77, выходы которых соединены соответственно с входом установкинуля счетчика 72 и с первым входом схемыИЛИ 78, свяэаннбй вторым входом и вцхо 5 дом соответственно с выходом схемы И 79и входом "0" триггера 80. Вход "1" триггера80 подключен к входу "1" триггера 71 и квыходу схемы ИЛИ 81, связанной третьимвходом с первым входом схемы ИЛИ 68 и10 выходом схемы сравнения 56,Пераый вход схемы И 79 соединен совторым входом схемы И 58, входом "1" триггера 82; связанного входом "0" с выходомсхемы ИЛИ 83, Вход "1" триггера 83 связан15 через включенные последовательно линиюзадержки 84 и схему НЕ 85 с третьим входомсхемы И 66, первым входом схемы И 79 ивторым входом схемы И, 58. Второй входсхемы И 79 соединен соответственно с вц 20 ходом схемы ХЕ 86 и первым входом схемыИ 87, выход которой связан с первым входом схемы ИЛИ 89.Выход схемы сравнения 75 соединен спервым входом схемы И 88. Выход схемы И25 88 соединен со вторым входом схемы ИЛИ89 и первым входом схемы ИЛИ 83, третийвход которой связан с третьим входом схемы И 79, вторым входом схемы И 87 и выходом схемы сравнения 65. Выход схемы ИЛИ30 89 соединен с входом "1" триггера 90, подключенного выходом к второму входу схемыИ 70, Первый вход схемы ИЛИ 81 связан свходом счетчика 91, первым входом схемыИЛИ 92 и выходом схемы сравнения 93,35 подключенной первыми информационнымивходами к аналогичным входам схемы сравнения 94 и к выходам разрядных ячеек счетчика 35, вход установки нуля которогосоединен с выходом схемы ИЛИ 92 и входом40 "О" триггера 90. Выход схемы сравнения 94связан с входом линии задержки 84. Выходсхемы И 70 соединен с входом счетчика 96,к выходам разрядных ячеек которого подключен дешифратор 97, выход которого со 45 единен со входом счетчика 98. Входустановки нуля счетчика 98 связан с выходом схемы ИЛИ 99, первый вход которойсоединен с входом счетчика 95 и выходомсхемы сравнения 64 Выход дешифратора50 97 подключен к первому входу схемы ИЛИ100, выход которой связан с входом установки нуля счетчика 96. Выходы разрядныхячеек счетчика 91 соединены с адреснымивходами ПЗУ 53 и 622 и с первыми инфор 55 мационными входами схемы сравнения 101,связанной выходом через схему ИЛИ 102 свходом установки нуля счетчика 91,Выход схемы сравнения 36 соединен свходом установки нуля счетчика 35, вторыми входами схем ИЛИ 45, 48, 57, 59, 67, 68, 183049676, 81, 83, 92, 99, 100, .102, и входом "0"триггера 26,Прямой и инверсный выходы триггера. 37, выходы схемы И 38 и 39, ПЗУ 50, 53, 49,триггера 41, ГИД 25, и триггеров 80 и 82подключены соответственно к выходам Ш 1 -Ш 11 блока управления 9. Выход с ПЗУ 34 ивыходы разрядных ячеек счетчиков 98 и 63соединены соответственно с выходамиШ 12, Ш 13, Ш 14 блока управления, имеющего также выход управляющих сигналов (нафиг,1 обозначен стрелкой), поступающих науправляющий вход блока 3 и в поточныйпроцессор БПФ 6 на управляющгле входыпереключателей,Вторые информационные входы схемсравнения 36: 44 и 101; 47, 55 и 64; 94; 93;65 и 75; 74; 56; 73 соединены соответственно с выходами а, Ь, с, д, е, 1, К бг, у ПЗУ 34,выход "х" которого подключен к вторым входам схем И 66, 77, 88, а также к входу схемыНЕ 86.На фиг,5 приведена структурная схематипичного поточного процессора БПФ пооснованию М, содержащего (каскадов,включающих каждый арифметическое устройство АУС=.л, л., с М входами и М выходами, подключенное входом подачиповорачивающих множителей к выходу запоминающего устройства ЗУг, )-й, ) = 1, л, - 1,каскад содержит также переключатель П илиниизадержкиь и т, и=- г,М, призтомлиния задержки Ь подключена входом ивыходом соответственно к (и+1)-му выходуАУ и (и+1)-му входу переключателя П, а линия задержки Гп включена между и-м выходом переключзтелл П),.и п-м входом АУн .Первый выход АУ соединен с первымвходом переключателя Пг, М-й выход которого связан с М-м входом АУг+г.В заявляемом устройстве при Л =- лл входповорачивающих множителей АУподключен к выходу дополнительного ЗУ - г(показано на фиг.5 пунктиром).Адресные входы всех ЗУ поточного процессора БПФ свгзаны с выходом Ш 14 блока. управления 9,На фиг.б изображены временные диаграммы оаботы устройства, а на фиг,7 и 8 -соответственно направленный граф вычисления БПФ и временные диаграммы работыустройства для частных значений К и ЙьУстройство работает следующим образом, На информационный вход селекторадальности 1(см. фиг.1) с выхода УПЧ приемника поступают зхо-сигналы. На вьгход селектора дальности проходят лишьзхо-сигналы, совпздагощие по времени состробом дальности, формируемым в блоке 5 10 15 20 25 30 35 40 45 50 управления 9 (выход Ш 8). Выходные сигналы селектора дальности поступают в блок 2, в котором раскладываются на квадратурные составляющие с помощьго двух фазовых детекторов 10, запитываемых сдвинутыми по фазе на 90 опорными колебаниями, снимаемыми с выходов когерентного гетеродина 12 и фазовращателя 13, а затем оцифровываются с помощью АЦП 11, нз управляющие входц которых с выхода Ш 9 блока управления поступает последовательность импульсов дискретизации с периодом следования тд -- тр, где тр - интервал разрешения по дальности,Выходные отсчетц АЦП 11, пройдя через блок защиты от пассивных помех 3 и, далее, через комггутаторы 14 ь либо 15 ь= 1,М, блока коммутации информационных сигналов 4, поступают в блок оперативных ззпоминзгощих устройств 5 и записываются в соответствующие ячейки памяти ОЗУ 16 или 17 г, Наличие указанных двух групп ОЗУ, имегощихся также и в прототипе, позволяет обеспечить непрерывную обработку поступающей информации; в то время, как исходная информация запись вается в ОЗУ одной группы (режим записи) с ОЗУ второй группы считываются ранее записанные отсчеты (режи считывания) на входы поточного процессора БПФ б, Режимы записи и считывание сменяют дрг друга с периодом гТп (см, фиг,31, где К =- .М Я = с Ь + Ч, я А 1) размер пачки зко"сигналов, соответствующих отражегнлем от одного злемента дальности в периодах зондирования, определяющий количество реализуемых доплеровских каналов,Поточный процессор БПФ б озсчитзн на преобразование К 1 = М точечного массива(л А).Такой процессор используется в прототипе, реализующем фиксированное число (Иг) доплеровских каналов, Для обеспечения в заявляемом устройстве вычисления К-точечного ДПФ с помощью процессора, рзсчитанного на вычисление Кг-точечного ДПФ, последний включается в цепь обратной связи, содержащей включенные последовательно коммутатор перезаписи 72 и блок перестановки отсчетов 8, сигналы с 1-х выходов которого заводятся на вторые входы коммутаторов 14 и 15 ь выходные сигнэль которых поступают в соответствугощие ОЗУ для перезаписи в освободившиеся после предыдущего цикла считывания ячейки памяти, Таким образом, в заявляемом устройстве при вычислении ДПФ г" г-точечного массива при МЙимеют место ряд циклов считцвания и перезаписи (см. фиг.6), Конеч 1830496ный результат вычислений снимается с выхода арифметического устройства (АУ) г 1-го (при сО), либо Л-го (при о = О) каскада поточного процессора БПФ 6 и с помощью выходного коммутатора 7 коммутируется на информационные выходы устройства. В типичном паточном процессоре БПФ (см. фиг,5) при Л = Л 1 в каждый дискрет времени в арифметические устройства 1-х,=- 1, Л, каскадов вводятся с выходов соответствующих ЗУ определенные поворачивающие множители, В последнем (Л-м) каскаде процессора ЗУ отсутствует, В нашем случае, если количество циклов работы поточного процессора БПФ превышает 1, то в промежуточных циклах работы все АУ процессора (включая АУ Л-го каскада) должны водиться соответствующие поворачива,ощие мнокители, значения которых являются функцией параметра Л и порядкового номера выполняемого цикла работы поточного процессора, Поэтому в заявляемом устройстве в Ь-м каскаде поточного процессора БПФ используется дополнительное (Л 1-е) ЗУ, подключенное выходом к входу АУ 1 подачи поворачивающих множителей АУ л а адресным входом соединенное с адресными входами всех остальных ЗУ процессора.Для организации необходимого функционирования блока 5 адресные входы и входы выборки кристалла (СЯ ОЗУ 16 и 17 подклкцены соответственно к выходам адресных коммутаторов (18 и 19 и схем ИЛИ (20 и 21).Управляющие входы всех адресных , коммутаторов 18 и первые входы всех схем ИЛИ 20 ь а также управляющие входы всех коммутаторов 14 соединены между собой, На них поступают управляющие сигналы с выхода Ш 1 блока управления, Соответственно соединены между собой управляющие входы всех коммутаторов 19;, коммутаторов 15 и первые входы всех схем ИЛИ 21 ь на которые подаются управляющие сигналы с выхода Ш 2 блока управления,Управляющие сигналы с выходов ШЗ и Ш 4 блока управления поступают на соединенные между собой входы "запись-считывание" соответственно ОЗУ 16 и 17 ь а на вторые входы схем ИЛИ 20 и 21; поступают управляющие сигналы с выхода Ш 5 блока 9, На первые входы всех коммутаторов 14 и 15 ь обьединенные между собой, заводится сигнал с выхода блока 3, а соединенные между собой соответственно первыс и вторые входы всех адресных коммутаторов 18 .и 19 связаны с выходами Ш 6 и. Ш 7 блока управления,При нулевом потенциале на выходе Ш 1(Ш 2) на выходы коммутаторов 14 (15) и 18(19) коммутируются соответственно сигналы с выхода блока 3 и адреса записи, поступа ющие с выхода Ш 7; на входы "запись-считывание" ОЗУ 16 (17), поступают с выходов ШЗ (Ш 4) нулевые потенциалы, переводящие ОЗУ 16 (17) в режим записи, а на входы "С 3" указанных ОЗУ с выхода Ш 5 блока управле ния поступает кодированный сигнал в видеМ-разрядного слова с единицей в одном иэ разрядов (например, )-м) и нулями в остальных разрядах включающее ОЗУ 16 (17),При единичном потенциале на выходе 15 Ш 1 (Ш 2) на выходы коммутаторов 14 (15) и18 (19) коммутируются сигналы соответственно с выхода блока перестановки отсчетов 8 и адреса считывания (перезаписи), снимаемые с выхода Ш 6 блока управления;20 на входы "С 5" ОЗУ 16 (17) поступает единичный потенциал, а на входы "запись-считывание" указанных ОЗУ с выадов ШЗ (Ш 4) поступает управляющий сигнал в виде меандра с периодом следования импульсов 25 2 гл, обеспечивающий переключение ОЗУ16 (17) с периодом гд из режима считывания в режим перезаписи и наоборот.Управляющие входы процессора БПФ6, выходного коммутатора 71, коммутатора 30 перезаписи 72 и блока перестановки отсчетов 8 также имеют связи с соответствующими выходами блока управления.Назначение и конкретный вид всех управляющих сигналов будут рассмотрены ни же.Остановимся подробнее на процедурел 1+явычисления К = М " - точечного БПФ с помощью паточного процессора БПФ, вылполняющего вычисление И 1 = М - точечно го БПФ.В заявляемом устройстве на входы поточного процессора БПФ 6 поступают отсчеты с М-ично - инверсным порядком следования в отличие от естественного по рядка следования отсчетов исходной информации. записываемых в ОЗУ в режиме записи.Как известно, направленный граф вычисления М-точечного БПФ содержит (с 50 Л 1 Фц) этапов вычислений (итераций), на каждом из которых выполняется базовых операций вычисления М - точечных БПФ,Пусть поступающие с выхода приемника отсчеты записываются в блок 5 таким 55 образом, чтобы считываемые с 1-х ОЗУ отсчеты, соответствующие отражением от одного элемента дальности, имели М-ично - инверсный порядок следования, Причем в каждый дискрет времени отсчеты считыва 1830498ются со всех М ОЗУ одновременно по одинаковым адресам. Последовательность адресных кодов образует натуральный ряд чисел,При первоначальной загрузке в поточный процессор БПФ последовательности М-размерных векторов входных отсчетов (нулевой цикл (со) считывания - см, фиг,б) на его выходах. будут формироваться последовательности М-размерных векторов выходных отсчетов, совпадающих с выходными отсчетами направленного графа на А 1-й итерации. В случае, если выходные отсчеты по- точного процессора БПФ являются и ромежуточн ыми результатами вычислений, их следует перезаписать в освободившиеся ячейки ОЗУ с целью последующего считывания для продолжения процесса вычислений.Однако перед каждой перезаписью необходимо осуществить такую перестановку выходных отсчетов поточного процессора БПФ, чтобы, во-первых, 1-е отсчеты считываемых впоследствии М-размерных векторов снова были записаны в 1-х, ОЗУ, а во-вторых, последовательность считываемых отсчетов соответствовала входным отсчетам последовательности "бабочек" направленного графа, выполняемых в определенном порядке на (5 11+1)-й итерации, где Я - порядковый номер цикла перезаписи.Для определения адресов считывания после Я-го цикла перезаписи1,с - 1 прио=О( о .сС При О И 0 ) следтет прад варительно по направленному графу выявить те "бабочки" на всех (5 Л 1+1)-х итерациях, которые учавствуют в формировании входных отсчетов на Ис - 1) Ь+1)-й (при о = О), либо (с Ь+1)-й (при ЧО) итерации (последний цикл считывания),Последовательность адресов считывания лта, р = ТЙ 7 нт, после л.го цикла перезаписи соответствует последовательности порядковых номеров входных узлов нбабочек" на (3 Ь+1)-й итерации, участвующих в формировании входных отсчетов последовательности "бабочек", загружаемых в последнем цикле считывания.Найденная последовательность адресов считывания, уже не образующая натуральный ряд чисел, должна храниться в соответствующем ПЗУ в ячейках памяти, последовательность адресов которых составляет натуральный ряд чисел.При такой последовательности считывания обеспечивается возможность проведения дальнейших вычислений с помощью процессора БПФ с размером преобразования Й 1 без изменения его внутренних пара 10 подаваемых на адресные входы ЗУ процессо 20 25 30 35 40 45 50 метров: величин задержки его линий задержки и режимов работы каскадных переключателей,От порядкового номера цикла считывания зависят лишь значения комплексных поворачивающих множителей, вводимых в АУ промежуточных каскадов процессора с выходов соответствующих запоминающих устройств (ЗУ), Поэтому структура адресов,ра, должна иметь еид Бл, где Я - порядкоаий номер цикла считывания, и = 1,Й/М - порядковый номер загрузки процессора БПФ,Поскольку процессы перезаписи и считывания могут накладываться друг на друга, начало очередного цикла считывания должно происходить с задержкой Оотносительно начала предшествующего цикла перезаписи, по крайней мере достаточной для обеспечения опережения записи над считыванием необходимых отсчетов, Минимальное допустимое значение О, при котором в одном из дискретов времени совпадают запись и считывание одного и того же отсчета, а задержка считывания остальных отсчетов относительно их записипревышает один дискрет времени, расчитывается по формуле Й ЙО= - . - Й 1 - ( -- Й 1)/Й 1 =М МЙ Й-- Й 1 -- + 1,М МЙ 1 справедливость которой подтверждается временнь 1 ми диаграммами на фиг.8,Перестановка промежуточных результатов вычислений осуществляется в блоке 8, структурная электрическая схема которого показана на фиг.2,Эта схема в точности совпадает со схемой перестановки отсчетов, включенной в промежуточном Ь-м каскаде типичного по- точного процессора БПФ (см, фиг,5) с М-ичноинверсным порядком следования входных отсчетов, для которого)-е, ) = 1,М - 1, линии задержки, включенные в К-м (К = 1 Я - 1) каскаде слева и справа от переключателя Пк соответственно равны (см. Свердлик М.Б. Цифровые методы обработки радиолокационных сигналов. Учебное пособие, - Одесса: ОПИ, 1984). Ч = - д- -- то =- ) М т, ) = 1,М - 1, (2)=Ют) =(М-М стаенности взаимных еменной оси циклов аписи, учет которых ботке блока управлеИсследуем осо расположений на в считывания и пере необходим при разр ния 9,в варианте зчение г О, тии 5-го цики последуюостальных иг,бв, п,1, 2,лицы,ное знрекры ущимния. В:0 (ф ого векто- процессос уцетом20 я выпо где тАУ - вреопераций наодном арифмго процессорПри максма схем слохных чисел мообразом етическоа БПФ,35+ (1 У тз =. тп =(ЗЛ вым и считьв 4 = Мется либо пеоечение времени точечный массрождаемых отта дальности, з СЛ 1+о50 Т= Времен приведе соответс ц,Л 1,М и=,и - Т, аботы ам же я пар ения,и устройстваприведены аметров С, =тз+О 11= 55 эммы р ,бэ,о,в. Т значени обознач 1 ые диагр ны нафлг твующие введены ходит ззгр вующих отр ости. соста том период - интервал ак видно из у.стройства проис ветст дальн При э где т ые оценки оты слон где хо - темп загрузки поточ ного процессораБпф, соответственно для к = Л 1, имеем ремя задержки сигнала в блоковки отсчетов 8 равно: т у 1 =(М - 1)М . (5)1 Время обработки М-разме а входных отсчетов поточны ом БПФ 6, как видно иэ фиг Ормул (2) и (3) равно: 1= Я 1 ХАУ+ (М - 1)М ) Хо ==1ения арифметических ксными отсчетами в м блоке (АУ) лоточно 30 мзльнои степени пзраллелиэения и умножения комплекс- НО ПРИНЯТЬ 1 АУ =- 3 то . ГЗКИМ Общее время задержкиперезаписи относительнощего цикла считывания сРЭВНО: Длительность цикла считыванзаписи В таблице даны сравнительсчетных величин 1 зР, и и Ь,Как видно из табфиг,бв, п.З, 4, 5, 6 рзсчечто свидетельствует о пела перезаписи с предыдщим циклами считываслучаях 1 = 0 (фиг,бб) и7), . Перекрытие грех циклов работы ОЗУ вызывает повышенные требования к его быстродействи 1 о. т.к, всилу того, что микросхема ОЗУ имеет один адресный вход и по одному информационному входу и выходу, каждый иэ указанных трех циклов должен выполняться в последовательные отрезки времени длительностью то 3 каждый,В заявляемом устройстве в варианте фиг,6 в, п.3, 4, 5, 6 значение параметра т искусственно увеличено до нуля, т,е. к концу предыдущего цикла считывания непосредственно примыкает начало следующего цикла считывания. При Р 2" 0 всегда имеет место перекрытие лишь двух циклов работы ОЗУ (перезаписи и считывания), каждый из которых выполняется в последовательные отрезки времени длительностью 7 о/2.Определим соотношение между такто-ериодом работы устройства в режиме 1 вания (тс) и в режиме записи (тд), При 1 в поточный процессор БПФ эагружаив комплексных отсчетов, по рзжениями от одного элемен й 1 д ВРЕМЯ Тобщ. = Ьпах М ТО зка Ьпахй 1 отсчетов, соотажением от Ьпах элементов вляющих всю дистанцию, зондирования Тл = Ьпах д, разрешения по дальности. фиг.З, для нормальной ранеобходимо выполнение(12) 1 для фиг,ба, б 0 для фиг.бв,(13) й 1Тобщ. = Ьпах - 70Н 1 хО = Й 1 вяхтд, (10) М Пусть быстродействие поточного процессора БПФ определяется величиной то = 2 тд, соответствующей значению М=2,Тогда при выполнении устройством М- точечного БПФ, где МЙ 1, переключение ОЗУ с режима считывания в режим перезаписи и обратно должно происходить с периодом т 0/2 =- гд, т.е, быстродействие ОЗУ должно вдвое превышать быстродействие поточного процессора БПФ. Выпускаемые промышленностью микросхемы ОЗУ для большинства используемых на практике значений интервалов разрешения по даль ности обладаю требуемым быстродействием.Как видно из фиг,б, время затрачиваемое на преобразование й-точечного массива операнд. соответствующих отражением от одного элемента дальности, равно: 1+ 1 з+ Одля фиг.ба, б(ч+1)Г для фиг.бв,Общее время, затрачиваемое на преобразование массива, операнд, соответствующих отражением отэлементов дальности, равно из (12) находим допустимое число обрабатываемых элементов дальности45 где ( Ь ) - целая часть Ь, а значение Т 1 рас считывается по формулам (1), (8), (9), (11).Таким образом, при увеличении требуемого числа доплеровских каналов с й 1 до К, количество стробируемых элементов дальности сокращается с Епх до величины .,55 расчитываемой по формуле (13).На фиг,7 и 8 а приведены соответственно направленный граф и временные диаграммы работы устройства для значений Н =2 и М 1=22 (Л 1=2, С.2, р =1, М = 2), позволяющие проследить формирование циклов считывания и перезаписи. Жирными линиями на фиг.7 очерчены ветви "бабочек", участвующих в формировании входных отсчетов "бабочек" на последней итерации,На фиг,8,б и 8,в изображены соответственно структурные электрические схемы поточного процессора БПФ и блока перестановки отсчетов с указанием величин задержек, включенных слева и справа от переключателей П, Выходные отсчеты устройства снимаются после начала цикла считывания (С 2 с выходов первого каскада (АУ 1) паточного процессора БПФ.Рассмотрим работу олока управления 9, структурная электрическая схема которого приведена на фиг.4,В блоке управления формируются сигналы, синхронизирующие работу всего устройства, а также последовательность тактовых импульсов с периодом зондирования Тп, поступающих на модулятор РЛС,Схема блока управления содержит ряд счетчиков числа импульсов, работающих по тода, где а - один из переменных параметровизвестный заранее для каждого заданного значения Й =- М, Л = С Ь+ р,хранящийся в ПЗУ 34, Адресным кодом для ПЗУ 34 служит значение параметра Я, а в ячейках памяти для каждого заданного Л.хранятся следующие константы (значения а): р 1 Й 1 Т (вычисляется по ф.9), 3 (см, ф.13),ц = ч+ 1, тл(см, ф,7), з(см. ф,8), О(см, ф,1),у =Ь+1,Принципиальная схема счетчика по переменному глоба содержит собственно счетчик импульсов, текущие состояния А ко-. торого сравнива 1 отся в схеме сравнения с кодом числа а, поступающим на ее второй информационный вход с соответствующего выхода ПЗУ 34, При А = а на выходе схемы сравнения формируется выходной сигнал счетчика по глоба, который сбрасывает последний в нулевое состояние, после чего его цикл работы повторяется, 1830496 18510 20 25 3035 40 45 50 55 Рассмотрим формирование управляющих сигналов, обеспечивающих работу устройства в режиме записи,ГИД 25 генерирует последовательность иимпульсов с периодом следования гд, равным интервалу разрещения по дальности, которые поступают на управляющие входы АЦП 11 и заводятся на вход цепи, содержа,цей включенные последовательно счетчики по глоб (27) и тодй (35, 36), ВыходнойТпсигнал счетчика по спасЙ 1, снимаемый с выхода схемы сравнения Зб, поступает на счетный выход триггера 37, на выходах которого (Ш 1 и Ш 2) формируются импульсы, поступающие соответственно на управляющие входы адресных и информационных коммутаторов 18, 14 и 19, 15, а,также, через схемы 20 и 21, на входы выборки кристалла (СЯ) ОЗУ 16 и 17 ь подготавливая последние к работе в режимах записи и считывания, При этосл нулевой потенциал на выходе триггера 37, обеспечивает включение соответствующего ОЗУ в режим записи и коммутацию на его адресный вход соответствующего адреса записи, хранящегося в ПЗУ 49, а единичный потенциал на том же выходе триггера 37 обеспечивает включение того же ОЗУ в режим считывания и коммутацию на его адресный вход считывающего адреса,Для формирования строба дальности используется схема сравнения 40, на первые и вторые информационные входы которой заводятся соответственно коды текущих состояний счетчика 27 и код числа о, поступающий с РЛС и определяющий начальную координату строба дальности.Выходной импульс схемы сравнения Зб устанавливает в нулевые состояния триггеры 26, 41, 52, 89, 90, счетчики 43, 46, 54, 63, 72, 91, 95, 96, 99 и в единичные состояния триггеры 61, 71, 80,Сигнал с выхода схемы сравнения 40 поступает на вход "1 н триггера 41, опрокидывая его в единичное состояние приткотором раэрещается прохождение через схему И 42 выходных импульсов ГИД 25 на вход счетчика по щос (счетчик 43, схема сравнения 44 и схема ИЛИ 45). Выходной импульс схемы сравнения 44 опрокидывает триггер 41 и счетчик 43 в нулевое состояние и поступает на вход счетчика по гпоб М (счетчикМ46, схема сравнения 47 и схема ИЛИ 48).Адреса записи формируются с учетом следующих условий. ОЗУ 16 и 17 имеютИадресные поля размеромхПусть адреса записи в ОЗУ 16: или 17 последовательности Й отсчетов эхо-сигналов, соответствующих отражениям отстробируемых элементов дальности в М периодах зондирования представляются в виде трехмерных массивов и имеют кодовую структуру 5, где= 1,М - порядковый номер ОЗУ, 1 = 1,с и а = Т,СС 7 М - соответственна строчная и столбцовая координаты ячейки памяти -го ОЗУ,Потребуем, чтобы К отсчетов, записанных в ячейках памяти ОЗУ с адресами 3, соответствующие отражениям от -го элемента дальности в М периодах зондирования, имели М-ично-инверсный по сравнению с естественным порядок следования.Расположив в соответствующих ячейках памяти -х ОЗУ М-ично-инверсную й-точечную последовательность отсчетов для любого= сопзс, легко определить порядковые номераЕОЗУ и столбцовые координаты гп Е Б ячеек памяти, в ко 1 орых оказываются записаны отсчеты с естественным порядком следования, В схеме заявляемого .устройства найденные для= сопзт адреса а, соответствующие 5, хранятся в ПЗУ 49 в ячейках памяти с адресами АЯ, а адреса ) ОЗУ, в которых хранятся отсчеты с естественным порядком следования и, хранятся в ПЗУ 50 в ячейках памяти с адресами сл, где п = 1,М - код текущего состояния счетчика 35, подаваемый с выходов разрядных ячеек последнего (совместно с кодом параметра Я) на адресный вход ПЗУ 50.Код адреса ) представляет собой М-битовое слово, содержащее единицу в)-м разряде и нули во всех остальных разрядах. Соответственно ПЗУ 50 имеет М выходов(Ш 5),Сигнал с -го,= 1,М, выхода ПЗУ 50 поступает через схемы ИЛИ 20 и 21 на входы выборки кристалла (СЯ) соответственно ОЗУ 16 или 17 ьТаким образом, в режиме записи в каждый дискрет времени происходит выборка одного определенного ОЗУ (16 или 17), т.к, на первый вход схем ИЛИ (20 или 21) с выхода триггера 37 поступает нулевой потенциал (в режиме считывания на указанном выходе триггера имеет место единичный потенциал, включающий все ОЗУ соответствующей группы).Для обеспечения работы ОЗУ в режиме записи необходимо также подать на их входы "запись-считывание" нулевой потенциал, который снимается с выхода той схемы И (38 или 39), на вход которой с выхода триггера 37 поступают нулевой потенциал.