Устройство для отображения информации

(54) УСТРОЙСТВО ДЛЯ ОТОБРАЖЕНИНФОРМАЦИИ(57) Изобретение оттике и вычислительнжет быть использовавывода символьной иформации на экран этрубки (ЭЛТ). Цельповышение быстродейУстройство содержитблок 2 оперативнойпамяти, коммутаторсимвола, генератор ч 1 фб Ь еь.7моя Яраг юрл г / ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ПЮТ СССР(56) Патент Японии У 59-25226,кл. С 09 С 1/06, опублик. 1984.Адаптер цветного графическогомонитора персонального компьютера1 ВМ РС ХТ. - ТесЬса 1 КеГегепсе,1 ВМ, Регеопа 1 Сошрцгег ХТ, НагдчагеКейегепсе 1,дЬгагу., 1985носится к автомаой технике и моно в устройствах графической инлектронно-лучевой изобретения ствия устройства. блок управления, памяти, арбитр 3 4 адреса, регистр знаков, регистры20 478 10 15 20 ).25 30 35 40 45 19 1506 ров атрибута и цвета. Работа коммутатора 18 сигналов аналогична описанной.Процесс регенерации символьного изображения в Формате 40 х 25 отличается от предыдущего формата тем, что изменяются периоды ряда тактовых ,сигналов: по шинам 29, 64 и 132 (фиг, 13)Это обеспечивается тем, что в регистр 106 режима заносится код 00, вызывающий изменения в работе элементов 107, 1 08 и 122. В результате изображение каждого символа на экране увеличивается в два раза.В процессе регенерации графического иэображения в регистр 196 резима заносится код 10. Работа формирователя 19 отличается от предыдущего режима тем, что появляется сигнал на шине 99, исчезает сигнал на шине 98 и изменяется временная диаграмма тактового сигнала на шине 132 (фиг.13 В графическом режиме занесение пары байтов в регистр 5 символа и в регистры 7 и 8 атрибутов осуществляется по тем же правилам, что и в символьных режимах. Однако в информационном отношении оба байта равнозначны и используются для индикации восьми точек, причем для описания каждой точки требуется два бита.В этом случае информация из регистра 5 символов и из регистра 7 атрибутов поступает в регистры 10 и 11 сдвига. В результате перед сдвигами в регистрах 10 и 11 содержится следующая информация (С - из регистра 5 символов, А - из регистра 7 атрибутов): Рг 10 С 6-С 4-С 2-СО-А 6-А 4-А 2-АО; Рг 11 С 7-С 5-СЗ-С 1-А 7-А 5-АЗ-А 1.Вследствие этого при первом сдвиге регистров 1 О и 11 в коммутатор 18 сигналов поступают разряды А 1 и АО, описывающие одну графическую точку, При этом код 01 соответствует зеленому цвету, код 10 - красному, а код 11 - желтому. При наличии хотя бы одного из двух сигналов (по шинам 96 или 97) срабатывают элементы 91, 89, 90 и 92, обеспечивая отсутствие сигнала на входах А 1 коммутаторов 86 и 87. Сигнал по шине 99 через элемент ИЛИ 93 поступает на входы А 2, обеспечивая выборку треть" их входов коммутаторов 86 и 87. Таким образом, наличие хотя бы одной "1" в коде обеспичивает иэображение точки, код 00 соответствует фону. Ивет фона, как и раньше, определяется содержимым регистра 17 цвета. Кроме того, второй и шестой разряды этого регистра участвуют в задании цвета графических точек следующим образом. При наличии сигнала Пал" включается в работу канал синего цвета, изменяя цвет точек зеленый на голубой, красный на фиолетовый и желтый на белый. При наличии сигнала Гр 1 изменяется яркость точек.Таким образом, предлагаемое устройство обеспечивает повьппение быстродействия по сравнению с известным в два раза эа счет обмена с процессором ЭВМ словом из двух байтов и эа счет выборки слова из блока оперативной памяти при регенерации изображения (в известном устройстве работа только с байтом). Это дает воэможность обеспечивать вывод на экран динамических процессов и объектов с вдвое большей скоростью перемещений и преобразований. Кроме того, устройство позволяет достичь тех же скоростей работы при использовании в блоке оперативной памяти накопителей с быстродействием в два раза меньше, чем в известном устройстве. формула изобретения 1. Устройство для отображения информации, содержащее блок управления, блок оперативной памяти, арбитр памяти, коммутатор адреса, регистр символа, генератор знаков, перрый регистр атрибутов, три регистра сдвига, первый коммутатор данных, дешифратор, регистр цвета, коммутатор сигналов, Формирователь импульсов и элемент ИЛИ, информационные входы первой группы коммутатора адреса и информационные входы деширрвторв являются адресными входами устройства, информационные входы-выходы первой группы первого коммутатора данных являются информационными входами-вы 50 ходами первой группы устройства,управляющий вход арбитра памяти является входом сигнала обращения кпамяти устройства, вход управлениязаписью арбитра памяти и первый входэлемента ИЛИ является входом сигнала записи в память устройства, вто"рой вход элемента ИЛИ, вход управления записью в порт дешифрвтора и вход,управления записьчтением блока уп 1 С равления являются входом сигнала записи в порт устройства, вход управления чтением порта дешифратора является входом сигнала чтения портов устройства, вход управления обращением блока управления подключен к одному из адресных входов устройства, выход элемента ИЛИ подключен к персвому управляющему входу первого коммутатора данных, выходы первой группы блока управления соединены с информационными входами второй группы коммутатора адреса, выходы которого подключены к адресным входам блока оперативной памяти, информационные входы-выходы первой группы которого подключены к информационным входам- выходам второй группы первого коммутатора данных, соединенным с информационными входами-выходами блока управления, информационными входами формирователя импульсов и регистровцвета и символа, выходы регистра символа подключены к информационным входам первых групп второго и третьего регистров сдвига и адресным входам первой группы генератора знаков, адресные входы второй группы которого соединены с выходами второй группы блока управления, выходы генератора знаков подключены к информационным входам первого регистра сдвига, информационные входы вторых групп второго и третьего регистров сдвига соединены с выходами первого регистра атрибутов, подключенными к информа-ционным входам первой группы коммутатора сигналов, информационные входы второй группы которого соединены с выходами регистра цвета, вход управления разверткой символьной информации и первый и второй входы управления разверткой графической информации подключены соответственно к выходам первого, второго и третьего регистров сдвига, входы кадровой и строчной синхронизации - к первому и второму выходам блока управления соответственно, вход сигнала разреше" ния вывода информации на экран к третьему выходу блока управления, входь управления выводом информации - с выходами группы формирователя импульсов, выходы коммутатора сигналов являются информационными выходами устройства, синхровыходами которого являются первый и второй вьжоды блока упрагления, первый и второй выхо 06478ды дешифратора сосдинснл соответственно со стробируншпя 1 вхолом и входомуправления выборкой блока управления,третий и четвертый выходы дешифрато 5ра подключены к управляющим входамсоответственно регистра цвета и форми.рователя импульсов, первый, второй итретий выходы которого соединены стактовыми входами соответственно арбитра памяти, блока управления и блока оперативной памяти, четвертыйвыход - с управляющим входом регистра символа, пятый выход - с управляющим входом первого регистра атрибутов, шестой выход - с управляющимивходами регистров сдвига, первый выход арбитра памяти соединен с управляющим входом коммутатора адреса, щ а второй выход - с входом управлениязаписью блока оперативной памяти,отличающееся тем, что,с целью повышения быстродействияустройства, оно содержит блок дешифра ции, второй и третий коммутаторыданных и второй регистр атрибутов,управляющий вход которого соединенс седьмым выходом формирователя импульсов, а выходы - с информационными входами первого регистра атрибутов, первые управляющие входы второгои третьего коммутаторов данных соединены с входом сигнала записи в памятьустройства, первый, второй и третий 35выходы блока дешифрации соединены свторыми управляющими входами соотв тственно первого, второго и третьокоммутаторов данных, информационныевходы-выходы первой группы второго 4 О коммутатора данных соединены с информационными входами-выходами первойгруппы устройства, информационныевходы-выходы первой группы третьегокоммутатора данных являются информа ц онными входам -вы одами второйгруппы устройства, информационныевходы-выходы вторых групп второгои третьего коммутаторов даннъж подключены к информационным входам-выходам второй группы блока оперативной памяти, соединенным с информационными входами второго регистра атрибутов, управляющий вход блока оперативной памяти соединен с первым выходом арбитра памяти, а вход управления выбором накопителя - с четвертымвыходом блока дешифрации, вход управления обращением к памяти которогосоединен с входом сигнала обращения23 150к памяти устройства, первый управляющий вход является управляющим входом устройства, адресный вход соединен с одним иэ адресных входов устрой.ства, а второй управляющий вход со 5единен с первым выходом дешифратора.2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок оперативной памяти содержит два накопителя, инвертор, два элемента ИЛИ и дваэлемента И, группы информационныхвходов-выходов накопителей являютсяинформационными входами-выходами первой и второй групп блока, адресныевходы накопителей являются адреснымивходами блока, вход инвертора является управляющим входом блока, а выход подключен к первым входам элементов ИЛИ, вторые входы которых являют" 2 Ося входом управления выборкой блока,выходы элементом ИЛИ подключены соответственно к первым входам элементовИ, вторые входы которых являются тактовым входом блока, выходы элементовИ подключены к входам выборки накопителей,3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок дешиф 78 24рации содержит дешифратор и четыре элемента ИЛИ, управляющий вход дешифратора является входом управления обращением к памяти блока, информационные входы дешифратора являются ,соответственно первым .Управляющим и адресным входами блока, первый выход дешифратора подключен к первому входу первого элемента ИПИ, второй вход которого и первый вход второго элемента ИПИ подключены к третьему выходу дешифратора, четвертый выход которого подключен к второму входу второго элемента ИЛИ, выход первого элемента ИПИ подключен к первому входу третьего элемента ИЛИ, второй вход которого является вторым управляющим входом блока, первым, вторым и третьим выходами блока являются соответственно выход третьего элемента ИЛИ, второй выход дешифратора и выход второго элемента ИЛИ, входы четвертого элемента ИПИ подключены к второму выходу дешифратора и выходу второго элемента ИЛИ, выходы первого и четвертого элементов ИПИ являются четвертым выходом блока.Составитель И. Загинайко Редактор Н. Тупица Техред А,Кравчук Корректор Н, Борисова Заказ 5442/52 Тираж 469 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб д. 4/5Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 1013 15064"8 атрибутов, регистры сдвига, блок 12 дешифрации (направления), коммутаторы 13-15 данных, ДешиФратор 16 (портов), регистр цвета, коммутатор сигналов, формирователь 19 импульсов и элемент ИЛИ 20, Изобретение обеспечивает достижение поставленной цели за счет обмена с процессором ЭВМ словом из двух байтов и эа счет выооркислова иэ блока оперативной памяти прирегенерации изображения. Это дает возможность обеспечить вывод на экрандинамических процессов и объектовс вдвое большей скоростью перемещений и преобразований. 2 э.п.ф-лы,13 ил.Изобретение относится к автоматике и вычислительной технике и может,быть использовано в устройствах вывода символьной и графической информации на экран электронно-лучевой трубки (ЭЛТ).Цель изобретения - повышение быстродействия устройства.На фиг. 1 и 2 представлена структурная схема устройства; на фиг.З - схема блока управления; на фиг. 4 - схема блока оперативной памяти; на фиг. 5 - схема арбитра памяти; на фиг. 6 - схема коммутатора адреса; на фиг. 7 - схема регистра сдвига; на фиг. 8 - схема блока дешифрации; на фиг. 9 - схема коммутатора данных; на фиг. 10 - схема дешифратора; на фиг. 11 - схема коммутатора сигналов; Йа Фиг. 12 в.схема Формирователя импульсовф на фиг. 13 - тактовая диаграмма работы формирователя импульсов.Устройство для отображения информации (фиг. 1 и 2) содержит блок 1 управления, блок 2 оперативной памяти, арбитр 3 памяти, коммутатор 4 адреса, регистр 5 символа, генератор 6 знаков, регистры 7 и 8 атрибутов, регистры 9-11 сдвига, блок 12 дешифрации, коммутаторы 13-15 данных, дешифратор 16, регистр 17 цвета, коммутатор 18 сигналов, формирователь 19 импульсов и элемент ИЛИ 20.Блок 1 управления (БУ 1) содержит контроллер 21 и два элемента И 22 и 23. Вводы-выводы МДО-МД 7 контроллера 21 образуют группу информационных входов-выходов БУ 1 и подключены к разрядам МДО-МД 7 младшей внутренней магистрали 24 данных, его выводы МАО-МА 12 образуют первую группу (адресных) выходов БУ 1 и подключены к разрядам МАО-МА 12 промежуточной магистрали 25 адреса, его выходы КАО-КА 2 образуют вторую группу5 20 25 30 зуют четвертый управляющий вход БУ 1(управляющих) выходов и подключенык магистрали 26. Выводы контроллера12 являются; вывод К/И - первым управляющим входом управления записьючтением, подключенным к шине 27, вывод КБ - вторым управляющим входом(управление обращением к ацресномурегистру или регистру данных), подключенным кр разряду АО внешней магистрали 28 адреса, вывод Я К - тактовым входом, подключенным к шине 29, вывод Е - третьим управляющим (стробирующим), подключенным к шине 30, вывод СБ, подключенный к шине 31, а также первые входы элементов И 22 и 23 подключенные к шине 32, обраМДО и МДЗ магистрали 24, а их вторые входы - соответственно к выводам ПЕ и ЧЯ контроллера 21, причем выводы ЧБ, НБ и РЕ образуют первый-третий выходы 33-35 БУ 1 (первый и второй выходы подключены к входам синхронизации блока индикации, на фиг. 1 и 2 не показан).Блок 2 оператйвной памяти содержит два накопителя 36 и 37 (каждый объемом 8 К х 8 бит), инверторов 38, элементы ИЛИ 39 и 40 и И 41 и 42, Группа информационных входов-выходов накопителя 36 является первой группой информационных входов-выходов блока, она соединена с разрядами МДОМД 7, образующими магистраль 24 данных. Группа информационных входов- выходов накопителя 37 является второй группой информационных входов- выходов блока, она соединена с разрядами МД 8-МД 15, образующими старшую внутреннкюо магистраль 43 данных, Группа адресных входов накопителей 36 и 37 соединена с разрядами БА" ЯА 13 внутренней адресной магистра6478 6 5 10 15 20 25 30 35 40 45 50 ющим входам коммутатора 18 сигналов,При этом первые четыре входа регистров 10 и 11 образуют первые группывходов, а вторые четыре входа - вторые группы входов, Первая группа входов регистра 1 О подсоединена к вьмодам четных разрядов регистра 5, а 55 5 150 ли 44. Входы записи накопителей 36 и 37 объединены и образуют вход 45 записи, вход 46 инвертора 38 является управляющим входом блока, первые входы элементов И 41 и 42 объединены и образуют тактовый вход 47. Первый вход 48 элемента ИЛИ 39 и первый вход 49 элемента ИЛИ 40 образуют входы управления выбором накопителя. Выход элемента И 41 подключен к входу выборки накопителя 36, а выход элемента И 42 - к входу выборки накопителя 37.Арбитр 3 памяти содержит триггеры 50 и 51, элементы И 52 и НЕ 53. Вход последнего объединен с П-входом триггера 50 и является управляющим входом 54 арбитра 3 (подключен к выходу "Обращение к памяти" процессора), На С-вход триггера 50 по шине 55 подается тактовый импульс Т 4 иэ блока тактовых импульсов (не показан).С-вход триггера 51 является тактовым вхоДом 56 арбитра 3. Первый вход 57 элемента И 52 является входом записи арбитра 3 и соединен с выходом "Запись .в память" процессора, выход триггера 50 соединен с Э-входом триггера 51, с вторым входом элемента И 52 и является первым выходом 46 арбитра 3, а выход элемента И 52 является вторым выходом 45 арбитра 3.Коммутатор 4 адреса содержит две группы 58 и 59 элементов И, группу 60 элементов ИЛИ и элемент НЕ 61. .Каждая из групп 58-60 содержит по 13 двухвходовых элементов, причем первые входы элементов И группы 58 (вторая группа входов) подключены к разрядам МАО-МА 12 промежуточной магистрали 25 адреса, вторые входы - к выходу элемента НЕ 61, а их выходы - к первым входам элементов ИЛИ группы 60. Первые входы элементов И группы 59 (первая группа входов) подключены к разрядам А 1-А 13 внешней магистрали 28 адреса (подключена к адресным выходам процессора), вторые входы - к входу элемента НЕ 61 и к шине 46, выходы - к вторым входам элементов ИЛИ группы 60, а выходы последних соединены с разрядами БА 1-БА 13 внутренней адресной магистрали 44 (группа вьпсодов).Регистр 5 символа является обычным 8-разрядным двоичным регистром, его информационные входы подключены "к разрядам МПО-МД 7 магистрали 24 данных, выходы подсоединены к первой группе входов генератора 6 знаков, а вход занесения является управляющим входом и подключен к четвертому выходу формирователя 19.Генератор 6 знаков представляет собой ПЗУ, две группы входов которого задают адрес (8+3= 11 бит), так что объем ПЗУ равен 2 К байтов. При этом восемь младших разрядов адреса образуют первую группу входов, а три старших - вторую группу входов, подключенную к магистрали 26. Группа выходов генератора 6 (восемь разрядов) подключена к информационным входам регистра 9 сдвигов.Регистры 7 и 8 атрибутов идентичны и являются обычными 8-разрядными двоичными регистрами. Первый регистр 7 своими информационными входами подключен к выходам второго ре; гистра 8, своими выходами АТО-АТ 7- к информационным входам регистра 11 сдвига и к первой группе входов ком- мутатора 18 сигналов, а его вход занесения является управляющим входом и подключен к пятому выходу формирователя 19.Второй регистр 8 своими информационными входами подключен к разрядам МД 8-Щ 15 магистрали 43 данных, своими выходами - к информационным входам регистра 7, а его вход занесения является управляющим входом и подключен к седьмому выходу формирователя 19.Регистры 9-11 сдвига идентичны. Выводы Р 1-Л 8 регистра 9 сдвига обра- зуют информационные входы 62, вывод С, подключенный к шине 63, и вывод 72, подключенный к шине 64, образуют управляющий вход, а вывод 51 является выходом 65 регистра 9.Информационные входы регистра 9 подключены к выходам генератора 6 знаков, регистров 10 и 11 - к выходам регистров 5 и 7, управляющие входы регистров 9-11 объединены и подклю" чены к шестому выходу формирователя 19, а выходы регистров 9-11 подключены к первому - третьему управля 1506478первая группа входов регистра 11 к выходам его нечетных разрядов. Вторая группа входов регистра 10 подсоединена к выходам четных разря 5 дов регистра 7, а вторая группа входов регистра 11 - к выходам его нечетных разрядов.Блок 12 дешифрации содержит обычный дешифратор 66 на два входа и четыре выхода, элементы ИЛИ 67-70. Выводы дешифратора 66 являются: вывод С - первым нходом 54 блока (обра" щение к памяти), вывод А 1 - вторым (первым управляющим) входом 71 блока (подключен к выходу "Старший байт" процессора), вывод АО - третьим его входом (адресным), подключенным к разряду АО внешней магистрали 28 адреса. Выходы дешифратора 66 подключены соответственно: ньмод 00 - к первому входу элемента ИЛИ 67, выход 01 - к шине 72 (является вторым выходом блока), выход 10 - к вторым входам элементов ИЛИ 67 и 68, выход 25 11 - к первому входу элемента ИЛИ 68, Выход элемента 67 подключен к первому входу элемента ИЛИ 69, второй вход 30 которого является четвертым (вторым управляющим) входом блока, ЗО а выход 73 - первым выходом блока. Выход 74 элемента ИЛИ 68 является третьим выходом блока, Выходы элементов ИЛИ 67 и 70, подключенные к шинам 48 и 49 соответственно, образуют четвертый выход блока.Коммутаторы 13-15 данных идентичны. Выводы АО-А 7 коммутатора 13 данных образуют первую группУ входов-выходов коммутатора и подключены к разрядам ДО-Д 7 младшей внешней магистрали 75 данных, выводы ВО-В 7 образуют вторую группу входов-выходов коммутатора и подключены к разрядам МДО-МД 7 магистрали 24 данных, вывод НП является первым управляющим входом 76 (подключен к выходу элемента ИЛИ 20, а его вывод ВК - вторым управляющим входом 73.Первая группа входов-выходов коммутатора 14 подключена к разрядам ДО-Д 7 магистрали 75 данных, а первая группа входов-выходов коммутатора 15 - к разрядам Л 8-Л 15 старшей внешней магистрали данных. Вторые группы входов-выходов коммутаторов55 14 и 15 объединены и подключены к разрядам МЛ 8-МД 15 магистрали 43 данных. Первые управляющие входы коммутаторон 14 и 15 объединены с первым входом элемента ИЛИ 20 (второй его вход подключен к шине 27) и подключены шиной 57 к выходу "Запись в память процессора, а вторые управляющие входы этих коммутаторов подключены соответственно к выходам 72 и 74 блока 12 дешифрации.Дешифратор 16 содержит дешифратор 77 на шесть входов, дешифратор ,78 на четыре входа и элементы ИЛИ 19, НЕ 80, И 81 и 82. Входы дешифратора 77 подключены к разрядам А 4-А 9 магистрали 28 адреса, вход элемента НЕ 80 - к разряду АЗ этой магистрали, а выводы АО-АЗ дешифратора 78 - к разрядам АО-АЗ этой же магистрали, причем все вместе они образуют группу входов дешифратора 16.Первый вход 27 элемента ИЛИ 79 является первым управляющим входом дешифратора 16 (подключен к выходу "Запись н порт" процессора), второй вход 83 элемента ИЛИ 79 янляется вторым управляющим входом дешифратора (подключен к выходу "Чтение порта" процессора), а выход этого элемента соединен с выводом С 2 дешифратора 78 и с вторым входом элемента И 82.Единственный выход дешифратора 77 соответствует состоянию ЗРН (код 111101), он соединен с первыми входами элементов И 81 и 82 и с выводом С 1 дешифратора 78. Последний имеет три вывода, которые соответствуют состояниям 8 (1000), 9 (1001) и А (1010) и подключены соответственно к шинам 84, 85 и 32, образуя адресные комбинации ЗП 8 Н, 309 Н и ЗВАН. Выход элемента НЕ 80 соединен с вторым входом элемента И 81, а выходы элементов И 81 и 82 подключены к шинам 31 и 30. Выходами дешифратора 16 портов являются: перным " шина 30, вторым - шины,31 и 32, треть" им - шина 85 и четвертым - шина 84.Регистр 17 цвета является обычным 6-разрядным двоичным регистром, его информационные входы подключены к разрядам МД 9-МД 5 магистрали 24 данных, вход занесения является управляющим входом и подключен к шине 85, а выходы подсоединены к второй группе входов коммутатора 18 сигналов.Коммутатор 18 сигналов содержит коммутаторы 86 и 87 и элементы И 88 и 89, ИЛИ-НЕ 90, ИЛИ 91-94, и НЕ 95.9 15Второй вход 65 элемента И 88, первыйвход 96 элемента ИЛИ 91 и второйвход 97 элемента ИЛИ 91 являютсясоответственно первым-третьим управляющими входами коммутатора 18 сигналов (управление разверткой символьной и графической информацией). Первый вход 33 и второй вход 34 элемента ИЛИ 94 являются четвертым и пятымуправляющими входами коммутатора 18(входы кадровой и строчной синхронизации), а шестым его входом (сигналразрешения вывода на экран) являетсявход 35 элемента НЕ 95Группу управляющих входов коммутатора 18 образуют: первый вход 98 элемента И 88и вторые входы элементов И 89 иЯЛИ 93, подключенные к шине 99. Первую группу 100 информационныхвходов коммутатора 18 сигналов образуют выводы: В 1 коммутатора 87, П 1коммутатора 86, В 1 коммутатора 86,Р коммутатора 87, В 2 коммутатора87, 02 коммутатора 86, В 2 коммутатора 86 и П 2 коммутатора 87, подключенные соответственно к разрядамАТО-АТ 7. Вторую группу 101 информационных входов коммутатора 18 сигналов образуют выводы: В 4 коммутатора 87, 04 коммутатора 86, В 4 коммутатора 86, Р 4 коммутатора 87, 03коммутатора 87 и ВЗ коммутатора 87,подключенные соответственно к разрядам 1-6 регистра 17 цвета, ВыводыЯ 1 и Я 2 коммутаторов 86 и 87, под-,ключенные к шинам 102-105 соответственно, образуют группу выходовкоммутатора 18 сигналов, подключенную к информационным входам блока индикации (не показан),Формирователь 19 импульсов содержит регистр 106 режима на два разряда, элементы 2 ИИЛИ-НЕ 107 и 108,ИСКЛЮЧАИ 1 ЕЕ ИЛИ 109-112, И 113-117,ИЛИ 118 и 119, НЕ 120-123 и элемент124 задержки. Выводы 00-01 регистра106 образуют группу информационныхвходов формирователя и подключенык разрядам МДО-МД 1 магистрали 24данных, вывод С является управляющимвходом 84, вывод В 1, подключенныйк шине 99, и выход 98 элемента НЕ 123образуют группу выходов фьрмирователя. Первые входы элементов ИСКЛЮЖКЗЦЕЕ ИЛИ 110 и ИЛИ 118 объединеныв шину 125 и образуют тактовый входГ 2, а первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 109 и второй вход элемента 06478 1 О110, объединенные в шину 126, образуют тактовьп вход Т 5, Первьп 1 вход127 элемента ИСКЛЮЧАЛЕЕ ИЛИ 111 яв 5ляется тактовьм входом Т 7. Вход элемента НЕ 120 и третий вход элемента 2 ИИЛИ-НЕ 107 объединены в шину 128 и образуют тактовый вход ТЯ,Второй вход 129 элемента 2 ИИЛИ-НЕ108 является тактовым входом Г аего третий вход 130 - тактовымвходом Г . Такты Т 2, Т 5, Т 7, Т 8 иимпульсы с частотами Г Е (13 и6,5 МгГц) вырабатываются блокомтактовых импульсов (не показан), Вьгходы 56 элемента 124 задержки, 29элемента 2 ИИЛИ-НЕ 107, 47 элемента И 114, 131 элемента НЕ 121 и 132элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 112 являют 20 ся первым - пятым выходами формирователя, Выход 63 элемента 2 ИИЛИ-НЕ108 и выход 64 элемента 119 образуют шестой выход формирователя. Выход 133 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 110является седьмым выходом формирователя,Устройство работает следующим образом.Устройство осуществляет прием информации по командам из процессораЭВМ (не показан) и ее преобразованиев видеосигнал изображения, а такжеформирование сигналов синхронизацииразвертки, которые вместе е видеосигналом подаются в блок индикации35для воспроизведения на экране ЭЛТ.Изображение на экране может бытьцветным или черно-белым, символьньмили графическим. Символьное изображение выводится в двух форматах:80 символов на 25 строк или 40 символов на 25 строк. Графическое изображение выводится в формате 320 точек на 200 строк.45Процессом преобразования информации в видеосигнал управляет контроллер 21, входящий в состав блока 17Для этого он управляет регенерациейизображения путем перебора адресов .50блока 2 оперативной памяти изменяяЭкодовые комбинации на выводах МАО-МА 12,подключенных к магистрали 25 адреса,Он также ведет пересчет строк растравнутри символьной строки (одна символьная строка содержит 8 строк55 растра) путем изменения кодовых комбинаций на выводах КЛО-ВА 2, подклю"ченных к магистрали 26. Контроллер21 формирует сигналы кадровой синпает на вход НП коммутатора 13, обеспечивая направление передачи данныхот магистрали 75 к магистрали 24,При наличии сигнала ЗРН на выходедешифратора 77 и сигнала на выходеэлемента ИЛИ 79 элемент И 82 вырабатывает сигнал на шине 30, которыйчерез элемент ИЛИ 69 и шину 73 поступает на вход ВК коммутатора 13,обеспечивая выбор кристалла. В результате данные из процессора ЭВМчерез магистрали 75 и 24 поступаютна выводы МДО-МД 7 контроллера 21.На вход 29 поступает тактовая частога из формирователя 19Сигнал Запись в порт", поступающий по шине 27 на вывод К/11 контроллера 21, определяет процесс записи при обмене. Адресный сигнал "АО"адресной магистрали 28 задает вид регистра контроллера 21, который должен участвсВовать в обмене. При АО=Оэто будет адресный регистр,при АО1 - регистр данных, номер которого указан в адресном регистре. Контроллер 21 содержит 19 регистров данных,Процесс занесения данных в каждыйиз этих регистров состоит из двухциклов обмена: в первом цикле в адресный регистр контроллера 21 заносится номер регистра данных, а во втором - заполняется регистр данных, номер которого содержится в регистреадреса контроллера 21. После заполнения всех регистров данных контроллера 21 процесс его программированиязавершен. Устройство обеспечивает обновление содержимого зкрайа одновременно с процессом регенерации изображения без его искажения. Это достигается тем, что запись в память новой информации осуществляется во время обратного хода луча по строке или по кадру.Сведения об обратном ходе луча поступают иэ блока 1 в процессор ЭВМ по магистрали 75 данных. Это дает возможность рассматривать процессы обраще" ния к памяти и регенерации изображения независимо друг от друга.Процесс загрузки блока 2 оперативной памяти выполняется под управлением арбитра 3 памяти. Процессор ЭВМ выставляет информацию на магистралях адреса 28 и данных 75, старшей внешней магистрали данных, а также сигна 11 150647812хронизации на выводе ЧЯ, строчнойсинхронизации на выводе НБ и разрешения отображения на выводе РЕ. Последний определяет индицируемую частьстроки и кадра.При включении устройства или прнсмене режима (формата) выполняетсяпрограммирование контроллера 21 покомандам процессора ЭВМ, а также 10изменение содержимого регистра 106режима и регистра 17 цвета. Для этогопроцессор выставляет информацию намагистрали 75 данных, адрес на магистрали 28 адреса и сигнал "Запись 15в порт" на шине 27. Последний инициирует работу дешифратора 16, который обеспечивает выделение адресныхкомбинаций: ЭРОН-ЗР 7 Н - обращениек контроллеру 21, ЗР 8 Н - обращение 20к регистру 106 режима, ЗР 9 Н - обращение к регистру 17 цвета, ЗРАН - обращение к порту состояний БУ 1 для вы- едачи состояния устройства.Анализом состояния адресных разрядов А 4-А 9 магистрали 28 в дешифраторе 77 выделяется кодовая комбинация ЗРН и вырабатывается соответствующий сигнал, который поступает надешифратор 78 в качестве разрешающего сигнала, а также на элементыИ 81 и 82,На второй разрешающий вход дешифратора 78 с выхода элемента ИЧИ 79поступает логическая сумма двух сиги н 135налов Запись в порт и Чтение порта", подаваемых на вход элемента 79по тинам 27 и 83, Эта логическаясумма поступает также на вход элемента И 82, При наличии на входе дешифратора 78 двух разрешающих сигналов одновременно он открывается ианализом состояния адресных сигналовАО-АЗ вырабатывает один из сигналовобращения к регистрам режима 106,цвета 17 и порта состояний БУ 1 соответственно на выходах 84, 85 и 32,С помощью сигнала ЗРН на элементахНЕ 80 и И 81 и 82 вырабатываютсясигналы МСБ и Е на шинах 31 и 30 дляобслуживания контроллера 21, Первыйиз этих сигналов осуществляет выборконтроллера 21, а второй обозначает начало обмена контроллера 21 спроцессором, 55Для передачи данных в контроллер21 служит коммутатор 13 данных, Сигнал "Запись в порт" по шине 27 через элемент ИЛИ 20 и шину 76 посту13 1506478 14 лы "Об а енр щ ие к памяти и Запись11 11а сигналы по шинам 4 8 и 4 9 поступают в память " на шинах 5 4 и 5 7 . опер а тив ной памяти и ч ере эфункция арбитра состоит в т ом, элементы 3 9 - 4 2 ( при наличии сигнала что бы при обращении процессора к н а шине 4 6 ) обеспечивают выбо р криблоку оперативной памяти устройства стал.1 д накопителей 3 6 и 3 7 . Кроме выделить один полный период е го ра- о г 1., сигнал апис ь в памят ь и о1 боты для обмена с процессором и обес- шине 57 поступает в коммутатор 15 печить в течение этого периода под- и через элемент ИЛИ 20 и шину 76 в ключение к блоку 2 оперативной памя коммутатор 13, обеспечивая направлечти внешнеи адресной магистрали через ние передачи данных иэ внешней макоммутатор 4 адреса и сигнала "Запись гистрали к внутренней. В результате в память этого информация иэ процессора черезПериоды работы блока 2 оператив- обе внешние магистрали данных, комчнои памяти задает тактовый сигнал, 15 мутаторы 13 и 15, магистрали 24 ичпоступаютни в блок 2 оперативной па данных поступают в накопители мяти из формирователя 19 по шине 47. 36 и 37, на которые по шине 45 про- Р бРа ота арбитра тактируется сигналами ходит сигнал записи из арбитра 3 Т 4 и Т 9 пост аюУуп щими по шинам 55 памяти. Таким образом предлагаемое и 56, которые синхронны с сигналом 20 устройство обеспечивает обмен инфорна шине 47. Тргигер 50 срабатывает мацией между процессором ЭВМ и блопо такту Т 4 при наличии на его 0-вхо- ком 2 оперативной памяти двумя бай- де сигнала "Обращение к памяти". тами параллельно. Это используетсяВыделенный на триггере 50 синхрон- для быстрой замены всего изображениячныи период обмена памяти с процесса в целом или крупных фрагментов. ром в виде импульсного сигнала подается по шине 46 на коммутатор 4 ад- Пусть на адресные входы дешифрареса и обеспечивает подключение внеш- тора 66 не поступает сигнал "Старший ней адресной магистрали 28 к блоку 2 байт" по шине 71, а содержимое АО оперативной памяти через группы 59 30 равно "1". Тогда на выходе 01 дешифи 60 элементов, Этот же сигнал пода- ратора 66 образуется сигнал, поступается на вход элемента И 52, обеспечи- юпцщ на шину 72, в результате чег.- вая прохождение сигнала "Запись в па- сигнал появляется на шине 49, Сигнал мять" через элемент И 52 и по шине на шине 72 обеспечивает выбор кристал на блок 2 оперативной памяти, Та- ла коммутатора 14 данных а г35д н, а сигнал ким образом в течение выделенного на шине 49 - выбор накопителя 37, синхронного периода осуществляется Кроме того, в коммутатор 14 пос упаэапись информации в блок 2 оператив- ет сигнал "Запись в память" по шине ной памяти по адресу, заданному про обеснечивая направление передацессором ЭВМ. Процессор работает с 4 чи из внешней магистрали данных к не прерывным полем памяти и в нем внутренней. В результате этого инфор 40область с адресами В 8000 Н-ВВРГГН со- мация иэ процессора через внешнюю ответствует блоку 2 опративной памя- младшую магистраль 75 данных комму 11коммути, поэтому сигнал Обращение к па- татор 14 и внутреннюю старшую магист 11мяти вырабатывается процессором45раль 43 данных поступаепоступает в накопи- только тогда, когда адрес находится тель 37. Таким образом, обеспечивает- в указаннои области. ся однобайтовый обмен между процессоС г1Си нал Обращение к памяти по 1, ром ЭВМ и блоком 2 оперативной памяшине 54 поступает в блок 12 на С-вход ти, причем младший байт наиболее дешифратора 66. Пусть на адресные 50 удобный и быстрый с точки зрения входы дешифратора 66 поступает сиг- использования его в процессоре, засынал "Ста ший байт"р ий айт" по шине 71, а со- лается на место старшего байта в падержимое нулевого разряда адреса мять устройства. Это позволяет изме- (АО) авно "0"( ) р о 0 . Тогда на выходе 1 О нять атрибут без изменения текста дешифратора 66 образуется сигнал,(в символьном режиме в младшем байте в результате чего на шинах 73,48, 49 содержится код символа, а в старшем - и 74 образуются сигналы. Сигналы по код атрибута, обеспечивающий задание шинам 73 иам 3 и 74 обеспечивают выбор параметров одого символа, цвет, яркристалла коммутаторов 13 и 15 данных, кость и т.д.).15 1506478Аналогично обеспечивается обменмладшего байта только по младшеймагистрали данных и старшего байтатолько по старшей магистрали,5Процесс выгрузки блока 2 оперативной памяти выполняется по тем жеправилам с той разницей, что отсутствует сигнал цЗапись в память нашине 57, При этом в арбитре 3 памятиотсутствует сигнал на выходе 45,в результате чего накопители 36 и 37работают не в режиме записи, а врежиме считывания, В коммутаторах13-15 отсутствует сигнал на входахНП, в результате чего информацияпередается из внутренней магистралиданных во внешнюю.Для передачи состояния устройстваиз БУ 1 в процессор ЭВМ процессор 20выставляет адрес 3 ПАН на адресноймагистрали 28 и сигналы "Чтение порта" на нине 83. Дешифратор 16 сраба-тывает от этого сигнала аналогичноописанному, причем на шинах 30 и 32 25образуются сигналы. Первый из цихчерез элемент ИЛИ 69 и шину 73 выбирает кристалл коммутатора 13 данных, При отсутствии сигналов цЗаписьв порт" и "Запись в память коммутатор 13 данных обеспечивает направление передачи данных от внутренцеймагистрали данных к внешней. Сигналпо шине 32 поступает на блок, гдеоткрывает элементы И 22 и 23, в ре 35эультате чего сигналы с выводов ПЕи У 5 через элементы И 22 и 23, магистраль 24, коммутатор 13 и магистраль 75 поступают в процессор ЭВМ.Последний путем анализа первого сигнала определяет наличие обратногохода по строке или по кадру, а путем анализа второго - только по кадру, что позволяет обеспечивать обновление информации в блоке 2 оперативной памяти во время обратногохода развертки.Для подготовки процеса регенерации символьного черно-белого изображения в формате 80 х 25 процессор,ЭВМ выставляет адрес 308 Н на адресной магистрали 28, код 01 на магистрали 75 данных и сигнал "Запись впорт" на шине 27, Дешифратор 16 срабатывает аналогично описанному исигнал по шине 84 поступает на С-входрегистра 106 режима (вход занесения).Код 01 через магистраль 75, коммутатор 13 дан)щх и магистраль 24 заносит 16ся ц регистр 06. Затем процессорвыставляет адрес 30911 ца магистрали28, код 011100 ца магистрали 75 исигнал "Запись в порт" на шине 27,Аналогичным образом формируется сигнал на ппце 85 и код наносится врегистр 17 цвета.Задацное состояние регистра 106в формирователе 19 во взаимодействиис тактовыми сигналами Б, на шине 129,Г, на пине 130, Т 2 на шине 125, Т 5ца шине 126, Т 7 на шине 127 и Т 8на ппце 128 определяют сигналы на выходах формирователя 19 (фиг, 13).С помощью комбинационной логики вырабатываются сигналы на следующихшинах; 131 - сигнал занесения в регистр 5 символа, формируемый элементами НЕ 120, ИСКЛЮЧАЮЩЕЕ ИЛИ 109,НЕ 121, 47 - сигнал синхронизацииблока 2 оперативной памяти, формируемый элементами НЕ 120, ИСКЛЮЧАЮЩЕЕИЛИ 109, 124 задержки И 114; 29 -сигнал синхронизации работы котроллера 21, Формируемьп элементами НЕ 120ИСКЛИЧАЯ 1 ЕЕ ИЛИ 109, НЕ 122,2 ИИЛИ-НЕ 107, 63 - сигнал сдвигарегистров 9-11, дюрмируемый элементами НЕ 122, 2 ИИЛИ-НЕ 108, 133сигнал занесения в регистр 8 атрибутов, формируемый элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 110, 64 - сигнал управлениярегистрами 9-11 сдвига, формируемыйэлементами НЕ 120, ИСКЛЮЧАЮЩЕЕ ИЛИ111, ИЛИ 118 и 119, 132 - сигнал занесеция в регистр 7 атрибутов, формируемьп элементами НЕ 120, ИСКЛИ)ЧАЮЩЕЕ ИЛИ 109, 124 задержки, И 115,НЕ 123, И 113, 116, 117 и ИСКЛЮЧАЛ 1 ЕЕ И 1 И 112, 98 - сигнал управления коммутатором 18.В режиме регенерации контроллер21 находится в процессе непрерьвного перебора адресов, при выводе символов объем сканируемой памяти составляет 4 К байт в графическом режиме 16 К байт. Очередной адрес изконтроллера 21 поступает на коммутатор 4 адреса по магистрали 25.В отсутствии сигнала "Обращение кпамяти" на шине 54 триггер 50 находится в состоянии цОц и сигнал нашине 46 отсутствует, так что на выходе элемента НЕ 61 имеется сигнал,обеспечивающий прохождение адресас магистрали 25 через группы 58 и 60элементов и магистраль 44 в блок 2оперативной памяти. Также отсутству17.15ет сигнал на шине 45 арбитра 3, всвязи с чем накопители 36 и 37 находятся в режиме считынания, В результате этого очередная пара байтовсчитывается из накопителей 36 и 37,причем младший байт по магистрали 24заносится в регистр 5 символов, астарший байт по магистрали 43 заносится н регистр 8 атрибутов, При индикации каждый символ представляетсяматрицей строк и столбцов 8 х 8. Пустьатрибут данного символа 00010101. Изрегистра 5 символа байт информациипоступает на генератор 6 знаков, туда же из контроллера 21 по магистрали 26 поступают сигналы КАО-РА 2. Генератор 6 знаков выдает в магистраль62 байт информации, представляющийсобой строку символа, номер у которой определяется комбинацией сигналов КАО-КА 2, С магистрали 62 этотбайт поступает на регистр 9 сдвига,который под управлением тактовыхсигналов по шинам 63 и 64 осуществляет развертку байта в последова"тельный код, поступающий по шине 65, в коммутатор 18 сигналов.Содержимое регистра 8 атрибутовпередается в регистр 7 атрибутов ичерез группу 100 информационных входов поступает в коммутатор 18 сигналов. Наличие дополнительного регистра 8 атрибутов связано с необходимостью временной задержки кода атрибута данного символа: но время вы.борки следующей пары байтов иэ памяти в регистре 9 сдвига хранится кодстроки данного символа, а его атрибутхранится в регистре 7,Основой коммутатора 18 сигналовявляются дна днухразрядных коммутатора 86 и 87, каждый разряд которыхосуществляет подключение одного изчетырех входов на выход, Для адресации входов используются входы А 1 иА 2, порядок выборки следующий; А 2= О,А 1 = 0 - первый вход; А 2 = О,А 1 = 1 - второй вход; А 2 = 1, А 1 0 третий вход; А 2 = 1, А 1 = 1 - четвертый вход. В символьном режиме первый вход определяет цвет символа, второй вход - цвет фона и четвертый вход .- цвет окантовки экрана. Выходы коммутатора 86 и 87 обеспечивают управление цветом по четырем каналам: шина 102 - красным цветом (К), 103 06478 18зеленым (С), 104 - синим (В) и шина 105 - дополнительной яркостью (1),Сигналы, подаваемые по группе5100 информационных входов соответУствуют 1 (яркость фона), 1 (яркостьщопа) Вф В Сфпричем сигнал К, поступает на выводВ 1 коммутатора 86. Сигналы, подаваемые по группе 101 информационныхвходов, соответствуют Пал" (палитра), Ф(цвет окантовки красный), Ф,Фц, Гр 1 (яркость графического иэображения), и Ф (яркость окантовки),причем сигнал Ф поступает на вы 3вод Д 4 коммутатора 87,Поскольку сигнал на шине 98 присутствует в символьном режиме, управление входами А 1 коммутаторов 86 и 8720 осуществляется сигналом на шине 65.Действительно, на входе 99 сигналотсутствует, а на входе 35 присутствует при выводе символов (отсутстнует при окантовке и при обратном ходелуча). Управление входом А 2 осущест-вляется сигналом на шине 35 черезэлементы НЕ 95 и ИЛИ 93 (сигнал навходах А 2 коммутаторов 86 и 87 равен"0" во время вывода символов и "1"во время окантовки и обратного хода) .Таким образом, при заданных вышекодах в регистрах 7 и 8 атрибутовсигналы на выходах 102- 104 (К,С,Впоявятся за счет прохождения сигналов35с группы 100 информационных входовтолько при индикации каждой точкисимвола. При индикации окантовки сигналы на выходах 102-104 появятся эасчет прохождения сигналон с группы40 101 входов. Во время обратного ходалуча бланкирование коммутаторов 86и 87 осуществляется по стробирующимвходам С 1, С 2 сигналами на шинах 33(кадровая синхронизация) и 34 (строчная синхронизация), поступающимииэ блока 1.В результате н блок индикации по-фдаются сигналы всех трех основныхцнетов, что обеспечивает черно-белоепозитивное иэображение. Для получения негативного иэображения следуетзадать атрибуты символа равными 0а атрибуты фона ранними "1", Исклнтчить окантовку можно путем заданиянулевых значений во всех разрядахрегистра 17 цвета. Для полученияцветных иэобракешп символов, фонаи окантовки следует устанавливатьв "1" соответствующие разряды регист