Устройство для сопряжения вычислительной машины с магистралью обмена

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 19) (11) А 1 6 Г 13 00 ПИСАНИЕ ИЗОБРЕТЕНИЯ СВИДЕТЕЛЬСТВУ ВТОРСК 4-24 ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ С МАГИСТРАЛЬЮ ОБМЕНА(57) Изобретение относится к вычислительной технике и может быть использовано в многомашинных вычислительных системах комплексов, Целью изобретения является повышение достоверности передаваемых данных и расширение функциональных возможностей за счет организации индивидуального и группового режимов обмена. Цель достигается тем, что в устройство, содержашее блок приемопередатчиков, селектор адресов, блок прерываний, регистр состояния, регистр команд, блок памяти передаваемых данных, регистр адреса приемника данных, блок синхронизации, блок подключения к магистрали обмена, регистр адреса вектора прерывания, введены тринадцать элементов И, восемь элементов ИЛИ, элемент И-ИЛИ, два элемента НЕ, элемент задержки, шесть триггеров, два формирователя контрольного кода, счетчик приоритета, регистры индивидуального и группового адресов, код длины массива, контрольный код, два регистра сдвига, регистр признака приема, регистр результата передачи, блок приема данных, счетчик адресов блока приема данных. 4 з.п.ф-лы, 7 ил.Входом установки в 1 шестого триггера, восьмой выход блока синхронизации соединен с вторым входом;1 енятого элемента И и нери,(м вхц,цм двенадцатого элсх(ентов И и сии хрце(холом Второ(ц тригерз, лНять(и Вь- хцЛ блока синхрцн(гзации соединен с вторыми Вхцл,(х(и четвертого и пятого элементов И, с синхровхолами перво(ц триггера и регис) р р зультата передачи, группа выходов которого и группа Выхлов блока приемы лзн(ых соединены с второй группой входов 6.(окд приемонерелдтчиков, десятый выхол Г)локз синхронизации сц(длинен с Вторым алрос ым нхЛцх блока приемы Ланнь(х и с первым нхцлм тринал(ьатогц элемента И, вь(х)л котцрцг (оелинен с вторым вхо;(цм (ир но го э, ( и( нтд ИЛ И, Вы хил которого сце - лин н с адресным нхолол( блока памяти нереЛдв(смык Лднных, цЛиннд;(цатыЙ Выхо;1 6.(окд С 1(нхрцни.Иии соелинен с входами сбросы чтвер(цгц и нятцгц трип еров, регистр; Нризн;(кд приемы и блока нодклкчения к ъ(;гистрГ(и обмены, первыи информационныи вхц,( котороц сц(линен с Выходом нерво( ргистрд, нхцл запроса блока полключс ния к мд истра(и обмены соединен с выхо.(цх И(сстцгц эг(ел(ентд ИЛ 1, с входом заиро д нд ннол инфцрмдции блока приемы лдн (ых,Гретьим нхцлцм лесятого элемен; )1,1) , с информационным входом третьец (риг рд и через первый лемент НЕ, с (ер ,(и нхц,(цх Нерво ц эг(с мента И, второй нхл кц(црц сц(;инеи с в(холцх( тр(тьег) эг м(нт; И,1)1, вхцл н жимы блока пцлключ ния к мд Нсгрдли обмены соединен с выхо,1 цм второго тригерд, с гр(тьими вхоЛами четв(.ртоГц и н 5(тцц эг(ементГ)В И, н Горой Вь- хоЛ блока нц;1 клк) н ния к магистрали 06- и( на соелин(н с нхолцм пуска блока синхрони:(1 ции, тр(тий выхцл блока нодклк)чения к магистрали обмены соедин( н и рез передатчик с вхцлцх приемникд, вхцл приемника и ныхОЛ иерел 1(тчикз Обрзук)т нхц;1 - ныхо,1 уст - ройст на лл я полкл кВен и я к л(д гистр Г и обменд, выхол приемника подключен к Второму инфцрл(ционномх входу блока нолклк)чения, к мд(з(стрдли обмена, к синхрцвхолу блокд синхронизации и к инфорл(дционному входу второго регистрд сдвига, цтнсртый выхол блока подключения к ма(ис(рдс(и обмена соединен с третьими вхцлзми нестцго девятого э.цменгцв И, с информационным входом первого триггеры, с нхц,1 ом режима чпгения о,нка ндмяти (црслдндемых лднных и с упранг(ян)н(их Вхц.х регистры рс(хт(ьтт) передачи, пятый н(,(х л блока полключения к магистр;(ли обмены сив лицеи с первым информдцицннь(м Вхц,1 м реГис Грд цт 5(ния, Второй инфоръ д цицнн ы и Вход которого соединен с Выхцл(эм (исгцп триГГер(,Первым вхо 1 Ом сль 0 0 элемсн гы )1 Л)и с первым вхолом элементд И-ИЛ)1, нторОЙ В хил КОтцроГО со(ли и(.н с н 1 р Ву м выхолом селектора длрес;, выход Второ ц регистра слвигз соелинен с инфцрхц(Ив50 55 5 1 О 15 20 25 ЗО 35 40 45 ным входом блока приема данных, с ц рвым информационным входом блока сравнения кодов, с информационным входом рсгистрд результата нсрелдчи, с первьм информационным входом регистра признака приема, с кодовым входом блока синхронизации и с инфорационным Входом дорого формирователя контрольного кола, вхол записи которого соединен с выходом,1 есятого элемента И, выход второго формирователя контрольного кода соединен с вторым входом двенадцатого элемента И, выход которого соединен с первым входом восьмого элемента ИЛИ, второй и третий входы которого соединены соответственно с выходами второго и третьего элементов И, выход Восьмого элемента ИЛИ соединен с вторым информационным входом блока сравнения кодов, первый выход которого соединен с информационным входом четвертого триггера, второй выход блока сравнения колов соединен с информационными входами второго и пятого триггеров и с вторым информационным входом регистра признака приема, вход записи которого соелинен с выходом одиннадцатого элемента И, нервый и второй выходы регистра признака приемы соелинены с четвертыми входами соответс(- венно пятого и четвертого элементов И и с первым и вторым входами шестого элемента ИЛИ, прямой выход первого триггера соединен с вторым входом седьмого элемента ИЛИ, с информационным входом регистры адреса вектора прерываний, инверсный выход первого триггера соединен с третьим вхцлцм элемента И-ИЛИ, выход которого соединен с входом сброса шестого триггерд, выход седьмого элемента ИЛИ соелинен с входом запроса канала блока прерываний, первый выход которого соединен с нервым входом блока приемонерелатчиков, унравлякн 1 им входом регистра адреса вектора пр(- рывания и через второй элемент НЕ с четвертым Входом элемента И-ИЛИ, Второй вход и выход блока приемонерелатчикцв соелинены соответственно с выходом второго элементд ИЛИ и входом предоставления прерываний блока прерывания, второй выход которого является выходом индикации сигнала предоставления прерывания устройства, третий выход блока прерывания соелинен с вторым входом второго элементы ИЛИ, тре ий Вход регистра состояния соединен с выходом второго триггера.) Устройство нц и 1, т.ичиксц :э т 1 л(, (тц селектор адресов сцлержит (руину э.(ементов И, три элем(нтд ИЛИ, дешифратор, триггер регитр и элемент срдвнения, причем вь(ход первого элемен(з ИЛИ соели. нен с выходами сброса регистра и триггера, информационным входом нцлклк)н иного к выходу элемента сравнения, ерв(й нхоЛ которого является входом зылдния длресд селектора, выход регистра полключен к входудешифратора, группа выходов которого подключена к первым входам элементов И группы, вторые входы которых соединены с выходом триггера, а выходы являются соответственно вторым шестым и первым выходами селектора и подключены к группам входов второго и третьего элементов ИЛИ, выходы которых образуют группу выходов селектора, первый вход первого элемента ИЛИ, соединенный с третьими входами первой подгруппы элементов И группы, второй вход первого элемента ИЛИ, соединенный с третьими входами второй подгруппы элементов И группы, синхровход регистра, соединенный с синхровходом триггера, и информационный вход регистра, соединенный с вторым входом элемента сравнения, образуют группу входов селектора адресов. 3. Устройство по и. 1, отличающееся тем, что формирователь контрольного кода содержит регистр, группа выходов которого является группой выходов формирователя, и комбинационный сумматор, первая группа выходов которого является группой информационных входов формирователя, а вторая группа входов подключена к группе вьходов регистра, синхровход которого является входом записи формирователя.4. Устройство по п. 1, отличающееся тем, что блок синхронизации содержит четыре триггера, генератор тактовых импульсов, делитель частоты, два регистра, три счетчика, два формирователя импульсов, два элемента И и элемент ИЛИ, причем выход первого элемента И соединен с тактовым входом делителя, выходом подключенного к тактовому входу первого счетчика, первый выход которого соединен с тактовыл входом второго счетчика, выход и вход сброса первого триггера соединены соответственно с информационным входол и первым выходом первого регистра, тактовый вход и второй выход которого подключены соответственно выходу второго счетчика и входу установки второго триггера, выходом соединенного с первым входом второго элемента И, первый и второй входы элемента сравнения соединены соответственно с выходами третьего счетчика и второго регистра, синхровход которого подключен к второму выходу первого регистра, тактовый вход и выход третьего счетчика подключены соответственно к выходу второго элемента И и входам элемента ИЛИ, выходом соединенного с информационным входом третьего триггера, вход сброса и выход которого подключен соответственно к первому выходу и информационному входу третьего регистра, второй выход которого через первый формирователь импульса соединен с входами сброса первого в третье регистров, первого третьего счетчиков делителя частоты, первым входом сброса второго триггера и входом установки первого триггера, выход элемента сов 25 30 35 40 45 50 55 падения соединен с синхровходом третьего триггера и вторым входом сброса второго триггера, синхровход третьего регистра сце динен с вторым входом второго элемецг, 1 и первым выходом второго счетчика, в; й выход которого подключен к информ, ному входу четвертого триггера, ц,лцл соединенного через второй фцрлцрцца гс импульса с входом начальной у ацпк делителя частоты и входом сбрс; ц, гц р того триггера, синхровход которцгц с я синхронизирующим входом блока, ц 1 й ц второй входы первого элелецг; 11 ь клн- чены соответственно к вьхоллтактовых импульсов и вял ,сьвторой и первый выходы пе 1 цц:и первый выход второго счетчик;, з вого триггера, первый и второй выходы гн рвого регистра, выход второго трцп ера, цер вый и второй выходы третьего регистр; выходы третьего счетчика и первп формц рователя импульса являются соответстгнцц первым - одиннадцатым выходамц блк;, информационный вход второго регистра я. ляется кодовым входом блока. 5. Устройство цо п. 1, отличающееся тем, что блок подключения к магистрали обмена содержит четыре триггера, элемент ЭКВ 11- ВАЛЕ НТНОСТЬ, пять э,и лс цтов И и два элемента ИЛИ, причем вход установки и выход первого триггера подклкчецы сн - ветственно к выходу первого элемс нта ИЛ,И и первому входу первого элемента И, вторнл входом и выходом соединенного соответственно с инверсным выходом второго триггера и входом установки третьего триггера, выходы второго и третьего элементов И подключены соответстеннц к первому и второму входам второго элемента ИЛИ, выходом соединенного с первым входом элемента ЭКВИВАЛЕНТНОСТЬ, второй вход которого соединен с входом установки второго триггера и является вторым информационным входом блока, а выход подключен к первому входу четвертого элемента И, вторым входом соединенного с выходом четвертого триггера и первыми входами второго и пятого элементов И, входы сброса второго и третьего триггеров, вход установки четвертого триггера и второй вход пятого элемента И соединены с входом сброса блока, информационный вход и синхровход четвертого триггера соединены соответственно с выходом четвертого элемента И и тактовым входом блока, выход третьего триггера соединен с вторым входом второго элемента И, третий вход которого является первым информационным входом блока и соединен с первым входом третьего элемента И, второй и третий входы которых являются соответственно входами запроса и режима блока, выход пятого элемента И соединен с входом сброса первоп триггера, выходы первого триггера, первого эле1381519 Фиг 7 мента И, прямой выход второго триггера, выходы четвертого триггера и второго элемента ИЛИ являются соответственно пятым, первым, вторым, четвертым и третьим выходами блока, первый и второй входы первого элемента ИЛИ являются соответственно первым и вторым командными входами блока.13859 5 б тель В.Врес ГР по дел Раушскаяриятие, г Редактор И ыбченко:Заказ 8444 бВНИИХИ Государственн113035, МГрои 4 водственно.полиг Ггостав 3 екред И Тираж 7( ого комитета ГГ сква. Ж 35,афическое прелртлибКорректор М Шароши11 одписноеам изобретений и открытийнаб д 4/5У жго род, ул, Г 1 рое кт на я, 4Изобретение относится к вычислительной технике и может быть использовано в многомашинных вычислительных системах с магистральной структурой обмена информа. цией.Целью изобретения является повышение достоверности передаваемых данных и расширение класса решаемых задач за счет организации индивидуального и группового режимов обмена.На фиг. 1 приведена структура одного из вариантов многомашинного вычислительного комплекса, в составе которого может использоваться устройство; на фиг. 2 - формат сообщения, который имеет место в магистрали обмена в процессе передачи информации между устройствами; на фиг. 3 структурная схема устройства; на фиг. 4 функциональная схема блока подключения к магистрали обмена; на фиг. 5 - схема блока синхронизации; на фиг. 6 - схема блока приема данных; на фиг. 7 - схема блока прерывания.На фиг. 1 обозначены ЭВМ 1, интерфейсы 2 (общая шина) ЭВМ, магистраль 3 обмена, устройства 4 для сопряжения ЭВМ с магистралью обмена. На фиг. 2 приведены номера тактов передаваемого сообщения и их содержание.Устройство (фиг. 3) содержит блок 5 ириемопередатчиков, селектор 6 адресов, регистр 7 состояния, регистр 8 команд ЭВМ, первый формирователь 9 контрольного кода, содержащий комбинационный сумматорО и регистр 11, блок 12 прерывания, второй элемент ИЛИ 13, второй элемент НЕ 14, регистр 15 адреса вектора прерывания, информационный вход 16 установки адреса вектора прерывания, элемент И-ИЛИ 17, вход 8 начальной установки кода приоритета, счетчик 19 кода приоритета, вход 20 установки индивидуального адреса устройства в магистрали обмена, регистр 2 индивидуального адреса, вход 22 установки группового адреса устройства в магистрали обмена, регистр 23 группового адреса, регистр 24 адреса приемника данных, блок 25 памяти передаваемых данных, регистр 26 кода длины массива, регистр 27 контрольного кода, счетчик 28 адреса, тринадцатый элемент И 29, первый элемент ИЛИ 30, второй 31, четвертый 32, третий ЗЗ, пятый 34, шестой 35, седьмой 36, восьмой 37 и девятый 38 элементы И, четвертый элемент ИЛИ 39, вход 40 синхрокода первого регистра 41 сдвига, пятый элемент ИЛИ 42, элемент 43 задержки, блок 44 подключения к магистрали обмена, блок 45 синхронизации, передатчик 46, приемник 47, второй регистр 48 сдвига, блок 49 сравнения кодов, четвертый 50 и пятый 51 триггеры, восьмой элемент ИЛИ 52, одиннадцатый элемент И 53, регистр 54 признака приема, шестой элемент ИЛИ 55, блок 56 приема данных, второй формирователь 57Блок 56 приема данных (фиг. 6) содер.жит первый 111 и второй 112 узлы памяти, четвертый элемент И 113, первый 114 и вто.рой 115 триггеры, третий 116 и пятый 117 элементы И, четвертый 118 и третий 19 триггеры, первый элемент И-НЕ 20, первый 121, шестой 122, второй 123, девятый 124 и седьмой 125 элементы И, второй элемент 40 И-НЕ 126, восьмой элемент И 127, третийэлемент И-НЕ 128, первый 129 и второй 130 элементы И-ИЛИ, узел 131 элементов ИЛИ.Блок 12 прерывания (фиг. 7) содержитпервый триггер 132, элемент И-НЕ 133, второй триггер 134, первый 135 и второй36 45 элементы ИЛИ.Кроме того, на фиг. 3 - 7 обозначены входы и выходы 137 - 200 блоков и функцио.нальных, элементов устройства.Обмен информацией между ЭВМ-источником и ЭВМ-приемником осуществляется по магистрали 3 с помощью устройств 4, подключаемых к ЭВМ по интерфейсу 2.Каждое устройство 4 может выполнятьфункции источника информации. В этом случае информация поступает в устройство.источник из ЭВМ-источника и предназначена для передачи в магистраль 3. Устройст во 4 может выполнять функции приемника информации. В этом случае информация по. 5 1 О 15 20 25 30 контрольного кода, содержащий комбинационный сумматор 58 и регистр 59, десятый 60 и двенадцатый 61 элементы И, второй триггер 62, регистр 63 результата передачи, шестой 64 и первый 65 триггеры, седьмой элемент ИЛИ 66, первый элемент НЕ 67, третий триггер 68, третий элемент ИЛИ 69, первый элемент И 70, счетчик 71 адресов приема данных.Селектор 6 содержит вход 72 задания адреса устройства на общей шине, элемент И 73 сравнения, регистр 74, триггер 75, преобразователь 76 кода, первый элемент ИЛИ 77, группу элементов И 78, второй элемент ИЛИ 79, третий элемент ИЛИ 80.Блок 44 подключения к магистрали обмена (фиг. 4) содержит первый элемент ИЛИ 81, первый 82 и второй 83 триггеры, первый элемент И 84, третий триггер 85, второй 86 и третий 87 элементы И, второй элемент ИЛИ 88, элемент ЭКВИВАЛЕНТНОСТЪ 89, четвертый элемент И 90, четвертый триггер 91, пятый элемент И 92.Блок 45 синхронизации (фиг, 5) содержит генераторы 93 тактовых импульсов, первый элемент И 94, делитель 95, первый 96 и второй 97 счетчики, первый регистр 98, первый 99 и второй 100 триггеры, второй элемент И 101, третий счетчик 02, элемент 103 сравнения, второй регистр 104 (длины массива), элемент ИЛИ 105, третий триггер 106, третий регистр 107, второй формирователь импульса (одновибратор) 108, четвертый триггер 109, первый формирователь (одновибиатор) 110.510 ступает в устройство 4 из магистрали 3 и предназначена для ввода в ЭВМ-приемник. Кроме того, устройство может быть пассивным и следить за обменом между устройством-источником и устройством-приемником по магистрали 3.Процесс обмена информацией между ЭВМ-источником и ЭВМ-приемником осуществляется в 3 этапа. На первом этапе осуществляется обмен между ЭВМ-источником 1 и устройством-источником 4 по общей шицс 2, на втором этапе передача информации из устройства-источника 4 в устройство-приемник 4 по магистрали 3 обмена, на третьем этапе обмен между устройствоч-приечником 4 и ЭВМ-ириемником 1. Между устройством-источником 4 и устройством-приемником 4 вся необхоличая информация передается ио магистрали 3 в последовательном коле по протоколу обчена и формату, приведенному на фиг. 2. Годключение устройства 4 к магистрали 3 осуществляется по инициативе ЭВМ-источникав любые произвольные моменты времени, поэтому тероретически возможно подключение одновременно нескольких устройств 4 к магистрали 3. С целью исключения одновременного подключения нескольких устройств 4 к магистрали 3 ввелен такт приоритета. Каждому устройству 4 в начальный момент присваивается строго определенный приоритет на подключение к магистрали 3, который динамически изменяется в процессе подключения устройств 4 к магистрали 3 ио следующему принципу. В устройстве-источнике 4 по окончании процесса передачи данных устанавливается наименьший приоритет на подключение: в устройствах 4, имеющих приоритет на подключение ниже приоритетз устройства-источника 4, производится увеличение кола приоритета на единицу, в устройствах 4, имеющих приоритет выше приоритета устройства-источника 4, код приоритета после окончания сеанса передачи данных по магистрали 3 остается без изменения. Число битов кода приоритета определяется числом подключенных устройств 4 к ма. гистрали 3. Первый (старший) бит в такте приоритета во всех устройствах 4 единичный и является стартовым битом, характеризующим началом проц сса занятия магистрали 3 одним и. устройств 4.Второй бит характеризует срочность передаваемого сообщения и устанавливается в единичное состояние программно от ЭВМ- источника . Остальные биты характеризуют непосредственно приоритет данного устройства 4 на подключение к магистрали 3. Например, при числе устройств 4, равном 32, для кола приоритета отволится 5 битов. Таким образом, такт приоритета занимает 8 битов (младший бит нулевой). 15 20 25 30 35 40 45 50 55 В следующем, втором, такте устройство- источник 4 передает в магистраль 3 адрес приемного устройства 4, а также информацию, характеризующую режим обмена. Если первый (старший бит) является единичным, то осуществляется передача информации из устройства-источника 4 во все устройства 4, подключенные к магистрали 3, ири этом остальные биты в данном такте не анзлц зируют. Если старший бит является нулевым, то информация передается в олйо устройство, адрес которого задается остальными битами второго байта. Таким образом, задают лва режима передачи информации из устройства-источника 4 в одно приемное устройство 4 либо одновременно во все устройства 4, подключенные к магистрали 3.В третьем такте устройство-источник 4 иерелает в магистраль 3 код ллицы массива данных. Длина данного такта зависит от емкости ОЗУ блоков памяти. Например, при передаче массива с максимальной длиной 256 байтов длина данного такта составляет 8 битов.В последующих тактах, число которых равно коду длины массива, перелаваемому в третьем такте, устройство-источник 4 выдает в магистраль 3 массив данных, и ио окончании перелачи массива данных в слелук)щем (пятом) такте - контрольный кол переданного массива данны, который одновременно формируется в приечцом устройстве 4 в процессе приема массива данных из магистрали 3. При совпадении контрольных колов в приемном устройстве 4 в слелующем (в шестом) такте формируется ответный код лля передачи в устройство-источник 4 по следующему принципу. Если информация передается в одно приемное устройство 4, то ири совпадении контрольных колов ответный код формируется в виде адреса приемного устройства 4. При олцовречеццой передаче данных во все устройства 4 в такте ответного кола в магистраль 3 каждым приемным устройством 4 выдается единичный бит только в одном (своем) разряде, а во всех остальных разрядах лзцным устройством 4 вылаются нулевые биты. Следовательно, при правильной перелаче данных во всех разрядах данного такта зз счет одновременной выдачи ответного кола будут единичные биты. Нулевой потенциал в одном из битов данного такта означает, что приемное устройство 4 иол лац. ным номером не приняло либо приняло неправильное передаваемое сообщение.Устройство 4 является внешним устройством по отношению к ЭВМ 1. Каждому устройству 4 присваивается рял адресов, отводимых в ЭВМлля внешних устройств, подключаемых к обшей шине 2: адрес регистра 7 состояния устройства 4; адрес регистра 8 команд ЭВМ 1; адрес регистра 24, 1381519В исходном состоянии (при включении системы) регистры 8, 11, 24, 26, 41, 48, 54, 63, 74, 98, 104, 107, триггеры 50, 51, 62, 64, 65, 68, 75, 82, 83, 85, 100, 106, 109, 114, 115, 118, 119, 132, 134, счетчики 28, 71, 95, 96, 97, 102 устанавливаются в нулевое состояние, триггеры 91, 99 - в единичное, в регистры 15, 21, 23, счетчик 19 производится запись информации с соответствующих информационных входов 16, 20, 22, 18 (цепи начальной уста. 40 новки не показаны).Обмен информацией между ЭВМ 1 и устройством 4 осуществляется по общей шине 2 путем установки на адресных разрядах общей шины адреса одного из регистров устройства 4, селекции устройством 45 данного адреса и формирования ответных сигналов, необходимых для организации обмена.Селектор 6 работает следующим образом.На входах 72 элемента 73 сравнения установлен код старших разрядов адресов регистров устройства 4. При совпадении данного кода с кодом старших разрядов адреса регистра на общей шине 2, на выходе элемента И формируется единичный сигнал, который записывается в триггер 75 сигналом, у 5 стробирующим данные на обшей шине 2, Этим же сигналом младшие разряды кода адреса записываются в регистр 74. Преобв который записывается адрес приемного устройства 4; адрес блока 25 памяти источника данных в магистраль 3, адрес блока 56 приема данных из магистрали 3, адрес регистра 63 результата передачи данных по магистрали 3.Регистр 7 состояния содержит следующие разряды: разряд 1 готовности устройств 4 к приему данных из ЭВМ 1 источника (вход 145 регистра 7), разряд 2 признака приема данных из приемного устройства 4 (вход 146 регистра 7), разряд 3 достоверности принятых данных приемным устройством 4 (вход 147 регистра 7)Регистр 8 команд ЭВМ 1 содержит следующие разряды: разряд 1 окончания передачи данных из ЭВМ-источника 1,в устройство 4 (выход 148 регистра 8), разряд 2 срочности передаваемого сообщения (выход 149 регистра 8), разряд 3 разрешения прерывания программы в ЭВМ (выход 150 регистра 8), разряд 4 окончания приема данных из приемного устройства 4 в ЭВМ-прием. нике (выход 151 регистра 8), разряд 5 повторной передачи сообщения (выход 152 регистра 8) .Установка разрядов в регистре 7 осуществляется устройством 4, в регистре 8 - со стороны ЭВМ 1. Информационным во всех разрядах регистров является единичное состояние, а в третьем разряде регистра 8 нулевое.Устройство работает следующим образом. 1 О 15 20 25 разователь 76, подключенный к выходам регистра 74, осуществляет преобразование двоичного кода в унитарный код. Число выходов преобразователя 76 соответствует числу адресов, отводимых в ЭВМ 1 для регистров устройства 4, причем единичный потенциал формируется только в одном из выходов преобразователя 76, соответствующем выбранному регистру. При установке триггера 75 в единичное состояние и формировании единичного потенциала на одном из выходов преобразователя 76 в момент действия сигнала на шинах ввод-вывод, стробирующего данные и задающего режим обмена (ввод или вывод), единичный сигнал формируется на одном из выходов блока элементов И 78, а ткже на выходе элемента ИЛИ 79, формирующего ответный сигнал на выходе 144 для обмена устройства с ЭВМ 1 по общей шине 2.Нулевым сигналом с выхода 143 элемента ИЛИ 80 осуществляется подключение приемников 5 на прием данных из ЭВМ 1, а единичным сигналом - подключение передатчиков 5 на передачу данных в ЭВМ 1. Кроме того, задним фронтом сигналов, стробирующих данные, через элемент ИЛИ 77 производится установка триггера 75 и регистра 74 в нулевое состояние.Процесс передачи информации из ЭВМ- источника 1 в устройство 4 начинается с анализа первого разряда (вход 145) регистра 7 состояний, подключенного к выходу триггера 82 блока 44, характеризующего состояние блока 25. ЭВМ 1 устанавливает на общей шине адрес регистра 7 и формирует сигнал, стробируюший адрес. Селектор 6 осуществляет выделение данного адреса, формирует единичный сигнал на выходе 137, соединенном с управляющим входом регистра 7, переводит его выходы в активное состояние, блокирует приемники 5 и открывает передатчики 5.Если блок 25 памяти свободен, то первый разряд регистра 7 является нулевым. В этом случае после анализа данного разряда регистра 7 ЭВМ-источник начинает выдачу в устройство 4 информации, необходимой для передачи в магистраль 3. Для записи в устройство 4 адреса приемного устройства 4 из магистрали ЭВМ 1 на общей шине 2 адреса выставляет адрес регистра 24, а на шине данных - адрес приемного устройства. После селекции адреса регистра 24 и формирования единичного потенциала на выходе 138 селектора 6 сигналом, стробируюшим данные, осуществляется запись в регистр 24 адреса приемного устройства. Для записи в блок 25 памяти массива данных ЭВМ 1 обращается к устройству 4 по соответствующему адресу, при этом единичиый сигнал формируется на выходе 139 селектора 6 адресов. Сигналом, стробирующим данные и устанавливающим в блоке 25 режим записи, осуществляется запись слова5 10 15 20 7данных в начальную ячейку блока 25 памяти, адрес которой задается счетчиком 28 адреса блока 25 памяти в начальный момент. Задним фронтом сигнала, стробирующего данные, осуществляется увеличение содержимого счетчика 28 на единицу. При выдаче в устройство 4 из ЭВМ 1 следующего слова данных осугцествляется запись данного слова в последующую ячейку блока 25 и увеличение содержимого счетчика 28 адреса на единицу. Счетчик 28 одновременно осуществляет счет длины массива, записываемого в блок 25, так как номер адреса ячейки блока 25 соответствует числу записанных слов массива данных. Одновременно с записью в блок 25 при селекции его адреса осучпествл яетс я форм и рова и не контрольного кода массива данных формирователем 9. Для эого на одни входы комбинационного сумматора 10 подается записываемое в блок 25 слово данных, на другие входы в начальный момент с выода регистра 11 подается нулевой код, а н последующем суммарный код предыдучпих слов данных. С приходом импульса, стробирующего данные, осуществляется запись результата суммирования в регистр 11. После окончания записи массива данных в блок 25 ЭВМ 1 обращается к регистру 8 команд и выставляет единичный сигнал в первом разряде (линия 148) регистра 8. Это означает конец обмена между ЭВМ 1 и устройством 4. Единичным перепадом с выхода первого разряда регистра 8 производится запись кода длины записанного массива в регистр 26, контрольного кода в регистр 27, установка в нулевое состояние счетчика 28 и установка триггера 82 в единичное состояние, которое является признаком занятости блока 25 для ЭВМ 1 и сигналом запроса на подключение устройства 4 к магистрали 3. Кроме того, если записанное сообщение является срочным, то ЭВМ 1 осуществляет установку второго разряда (линия 149) регистра 8 в единичное состояние. На этом процесс обмена между ЭВМ-источником 1 и устройством 4 закончен. В устройстве записан код приоритета на подключение устройства 4 к магистрали 3, адрес приемного устройства, длина передаваемого массива, массив данных и контрольный код массива данных. Установка триггера 82 в единичное состояние (фиг. 4) служит для ЭВМ-источника 1 в первом разряде (вход 145) регистра 7 сигналом занятости блока 25 и запросом на подключение к магистрали 3. Состояние магистрали 3 отслеживает триггер 83. Если магистраль 3 свободна от передачи данных, то триггер 83 находится в нулевом состоянии, если по магистрали 3 производит ся обмен информацией между любыми уст ройствами 4, то триггер 83 находится в единичном состоянии. Предположим, что в мо 25 30 35 40 45 50 55 мент поступления запроса на подключение триггер 85 находится в нулевом состоянии. В этом случае на выходе элемента И 84 блока 44 формируется единичный потенциал, который устанавливает триггер 85 в единичное состояние, поступает через элемент ИЛИ 42 на вход записи регистра 41 сдви а и осуществляет запись в регистр 41 кода приоритета с выходов счетчика 19 и кода с входа 40, Запись кода приоритета в регистр 41 сдвига и установка триггера 85 в единичное состояние приводит к тому, что единичный старший бит кода приоритета через элементы И 86, ИЛИ 88, передатчик 46 поступает в магистраль 3. Распространение положительного перепада в магистрали 3 приводит к установке триггера 83 во всех устройствах, подключенных к магистрали, в единичное состояние и к подаче единичного потенциала на вход элемента И 94. Это означает, что одно из устройств 4 начинает процесс занятия магистрали 3 для передачи массива данных. Таким образом, после поступления единичного бита в магистраль обмена во всех устройствах сопряжения производится установка триггера 82 в единичное состояние и начинается счет тактовых импульсов делителем 95, счетчиком 96, определяющим вре. мя нахождения одного бита в магистрали 3, счетчиком 97, определяющим время нахождения одного байта сообщения в магистрали 3. В случае одновременного поступления запросов на подключение в нескольких устройствах 4 при наличии свободной магистрали (триггер 83 находится в нулевом состоянии) последовательность битов кодов приоритетов устройств 4 начинает поступать в магистраль 3 практически одновременно из нескольких устройств, при этом в магистрали 3 устанавливается результируюгций потенциал МОНТАЖНОЕ ИЛИ. С помощьк элемента ЭКВИВАЛЕНТНОСТЬ 89 в блоке 44 осуществляется сравнение потенциалов бита, передаваемого данным устройством в магистраль 3, и бита, который в данный момент находится в магистрали обмена. Время распространения переднего фронта каждого бита в магистрали, а также время переходных процессов во входных цепях учитывается счетчиком 96, на выходе 174 блока 45 формируется импульс через промежуток времени, который выбирается несколько большим переходных процессов в магистрали 3 и во входных цепях устройств 4. Если потенциал бита, передаваемого данным устройтвом, совпадает с потенциалом в магистрали 3, то на выходе элемента ЭКВИВАЛЕНТНОСТЬ 89 формируется единичный потенциал, который поступает через элемент И 90 на информационный вход триггера 91, записывается в данный триггер импульсом, формируемым на выходе 174 счетчика 96, н разрешает данному устройству выдачу сле 138519 10дующего бита кода приоритета в магистраль 3 через элемент И 86 блока 44 подключения. Выдача следующих битов кода приоритета осуществляется сдвигом информации в регистре 41 импульсами с второго выхода 175 счетчика 96 блока 45 синхронизации, при этом счетчик 97 подсчитывает данные импульсы. Если в такте приоритета в момент формирования импульсов на выходе 174 счетчика 96 на выходе элемента ЭКВИВАЛЕНТНОСТЬ 89 имеет место нулевой потенциал, то в данный момент в магистраль 3 выдается код приоритета другого устройства 4, имеющего более высокий приоритет на подключение, поэтому при формировании нулевого потенциала на выходе элемента ЭКВИВАЛЕНТНОСТЬ 89 триггер 91 устанавливается в нулевое состояние, самоблокируется через элемент И 90 и запрещает выдачу следующих младших битов кола приоритета из данного устройства 4. Если потенциал всех битов кода приоритета, вылаваемого в магистраль 3 в первом такте, совпадает с потенциалами битов в магистрали 2 в моменты формирования импульсов на выходе 174 счетчика 96, то триггер 91 после первого такта остается в единичном состоянии и определяет дальнейшую работу устройства 4 как устройства-источника данных в магистраль 3. Это означает, что данное устройство 4 имеет самый высокий приоритет на подключение и является единственным устройством-источником, подключенным к магистрали 3. Кроме того, во всех устройствах 4 импульсами, формируемыми на выходе 174 счетчика 96, осуществляется запись и сдвиг принимаемой из магистрали 3 информации в регистре 48. В момент окончания первого такта на входы блока 49 сравнения кодов через элементы И 31, ИЛИ 52 поступает код приоритета данного устройства, на вторые входы - код приоритета устройства, занявшего магистраль 3 для передачи. Кроме того, в момент окончания первого такта на счетный вход регистра 98 поступает импульс с выхода счетчика 96, что приводит к формированию единичного потенциала на выходе 178 регистра 98 и установке в нулевое сос. тояние триггера 99. При совпадении кодов на входах блока 49 сравнения перепадом с выхода 177 триггера 99 производится установка триггера 5 в единичное состояние, что приводит к обнулению счетчика 19. В случае, когда код приоритета устройства, занявше. го магистраль 3, выше кода приоритета данного устройства, импульсом с выхода триггера 99 осугцествляется запись единичного потенциала с первого выхода блока 49 в триггер 50, что приводит к увеличению содержимого счетчика 19 на единицу, Таким образом, устройство-источник сообщения для последующих передач информации имеет наименьший приоритет; устройства, в50 55 5 10 15 20 25 30 35 40 45 которых приоритет ниже подключенного, увеличивают его на единицу; устройства, у которых в данный момент нет запросов на подключение, но приоритет на подключение выше приоритета подключенного устройства- источника, оставляют свой приоритет без изменения.Во втором такте при наличии единичного потенциала на выходе 178 регистра 98 в устройстве-источнике (триггер 91 находится в единичном состоянии) импульсом с выхода 176 счетчика 97, задержанным элементом 43 задержки, производится запись в регистр 41 через элементы И 35, ИЛИ 39 кода адреса приемного устройства 4 с выходов регистра 24. В течение второго такта устройство-источник выдает в магистраль 3 код адреса приемного устройства, а во всех устройствах 4, подключенных к магистрали 3, осуществляется прием битов данного кода и их запись в регистр 48 импульсами с первого выхода 174 счетчика 96.В момент окончания второго такта в регистре 48 формируется код адреса устройства-приемника данных. Этот код поступает на входы блока 49, на другие входы которого во втором такте через элементы И 33, ИЛИ 52 подается код адреса устройства 4 относительно магистрали 3. При совпадении кодов на выходе блока 49 сравнения формируется единичный потенциал, который записывается задним фронтом импульса с выхода 178 блока 45 в регистр 54 при наличии свободной памяти блока 56, что характеризуется единичным сигналом с выхода 185 блока 56. Кроме того, устройство 4 становится приемником данных, если во втором такте восьмой разряд принятого кода в регистре 48 является единичным независимо от совпадения младших разрядов принятого кода и собственного адреса. В этом случае единичный потенциал из восьмого разряда принятого кода задним фронтом импульса с выхода 178 блока 45 записывается в регистр 54 также при наличии свободной памяти блока 56. Таким образом, устройство 4 в процессе обмена выполняет функции устройства-приемника, если после второго такта на одном из выходов регистра 54, т. е. на выходе элемента ИЛИ 55, появляется единичный сигнал. В третьем такте при формировании единичного потенциала на выходе 179 блока 45 задержанным фронтом сигнала с выхода 176 в устройстве-источнике осуществляется запись в регистр 41 кода длины передаваемого массива, который в течение третьего такта передается по магистрали 3 во все устройства 4 и в конце третьего такта во всех устройствах 4 переписывается из регистра 48 в регистр 1 04 блока 45.Кроме того, задним фронтом импульса третьего такта запускается в единичное состояние триггер 100, который разрешает про.5 1 О 15 20 25 30 35 40 45 50 55 хождение импульсов с выхода счетчика 97 на счетный вход счетчика 02.После формирования единичного потенциала на выходе 180 блока 45 в устройстве-источнике каждым импульсом с выхода 176 осуществляется запись в регистр 41 очередного слова данных из блока 25, адрес ячейки чтения которой задается кодом с выхода 183 счетчика02, который изменяется после передачи в магистраль 3 каждого слова данных. Приемное устройство 4 осуществляет прием массива данных в блок 56 следующим образом. Единичный сигнал с выхода элемента ИЛИ 55, характеризующий устройство 4 как приемное, поступает ца информационный вход триггера 114, а также на вход элемента И-ИЛИ 129. Передним фронтом сигнала с выхода 80 блока 45 осуществляется установка триггера 114 в единичное состояние, при этом в узле 111 с помощью элементов 12 127 устанавливается режим записи. Каждый байт принимаемой информации записывается в узел 111, адреса ячеек которого задаются счетчиком 71 адресов, коды с выхода которого через элемент И-ИЛИ 129 поступают на адресные входы узла 111.Остальные устройства 4, подключенные к магистрали 3, следят за обменом информацией между устройством-источником и устройством-приемником, однако в памяти блока 56 ее не записывают, так как ца выходе элемента ИЛИ 55 имеет место нулевой потенциал и триггеры 113, 115, 118,19 находятся в нулевом состоянии. Кроме того, в процессе приема массива данных в устройстве-приемнике формируется контрольный код принимаемого массива с помощью сумматора 58 и регистра 59, принцип функционирования которых аналогичен принципу функционирования формирователе 9 при приеме данных от ЭВМ 1 в блок 25.После окончания передачи массива данных во всех устройствах 4, в том числе и в устройстве-источнике, осуществляется совпадение кода, записанного в регистре 104, и кода с выхода счетчика 102, при этом на выходе элемента 103 сравнения кодов формируется сигнал, устанавливающий триггер 100 в нулевое, а триггер 106 (при наличии единичного потенциала на выходе элемента ИЛИ 05) в единичное состояние, которое записывается в первый разряд регистра 107 сигналом с выхода счетчика 97.При формировании единичного сигнала на выходе 181 блока 45, задержанного импульсом с выхода 176, в устройстве-источнике осугцествляется запись в регистр 4 контрольного кода массива данных через элементы И 38, ИЛИ 39 и передача данного контрольного кода в магистраль 3. В конце данного такта принятый контрольный код в устройстве-приемнике сравнивается с контрольным кодом, записанным в регистре 59 при приеме массива данных, и результат сравнения записывается в триггер 62 задним фронтом импульса с выхода 181 блока 45.В следующем такте устройство-приемник при совпадении контрольных кодов выдает в магистраль 3 через элементы И 87, ИЛИ 88 блока 44 свой адрес, если приемное устройство является единственным приемником, или групповой адрес, если передача производится во все устройства 4 одновременно, а устройство-источник записывает данный код в конце данного такта в регистр 63 результата передачи. Задним фронтом такта ответного кода н устройстве-источнике производится установка триггера 65 в единичное состояние, а в приемном устройстве в единичное состояние устанавливается триггер 64. Кроме того, задним фронтом такта ответного кода запускается одновибратор 108 и формирует короткий импульс, которым с выхода 84 производится установка в исходное состояние счетных узлов блока 45, триггеров 83, 85, 91 блока 44, регистра 59 формирователя 57, триггеров 50, 51, 62, регистра 54, а в устройстве-источнике -- триггера 82. В приемном устройстве 4 после установки регистра 54 в нулевое состояние осуществляется формиро,вание нулевого сигнала на выходе элемента И 21 и в узле 111 заканчивается ре. жим записи. Таким образом, заканчивается обмен массивом данных между устройством-источником и устройством-приемником, после чего магистраль 3 освобождается и начинается новый процесс захвата магистрали течи устройствами 4, в которых имеется запрос ца подключение (триггер 82 находится в единичном состоянии). Если в процессе приема лтассива данных узел 1 1 занят (триггер14 находится в единичнол состоянии), то после того как устройство 4 станет приемным, триггеры 115, 118 устанавливаются в единичное состояние, при этом с помощькз элемента И 123 режим записи задается в узле12 и принимаемая из магистрали 3 информация записывается в данный узел 112.В процессе обмена массивами данных между устройством-источникоч и устройством-приемником по магистрали 3 при значительной длине массива вследствие различия частот генераторов 93 тактовых импульсов, возможно накопление сдвига фронтов импульсов, формируемых в блоках 45, по отношению к импульсам блока 45 устройства- источника. Данное рассогласование увеличивается с увеличением длины массива и может привести в конце массива к значительному рассогласованию, что может стать причиной сбоя работы всей системы, и к искажению или потере передаваемого сообщения. Во избежание этого в процессе передачи массива данных по магистрали 3 производится автоматическая подстройк фаз частил всех устройств 4 по отцоценик к фа:и час 138159 144045 Формула изобретения 5055 тоты устройства-источника следующим образом. В процессе записи информации в регистр 41 в устройстве-источнике одновременно осуществляется запись в регистр 41 с входов 40 синхрокода, который является двух- битным и представляет собой О в первом бите и 1 во втором бите. Данный код поступает в магистраль 3 в конце каждого такта, а также между каждым байтом данных, считываемых из блока 25. Кроме того, в каждом устройстве 4 формируется единичный потенциал на выходе счетчика 97 на время нахождения в магистрали 3 битов синхрокода, который поступает на информационный вход триггера 109 блока 45. Во время прохождения по магистрали 3 положительного перепада синхрокода данным перепадом осуществляется установка триггера 109 в единичное состояние, а на выходе одновибратора 110 формируется короткий импульс, который устанавливает делитель 95 и триггер 109 в нулевое состояние и исключает накопление рассогласования фаз частот импульсов на выходе делителя 95, т. е. исключает рассогласование фронтов импульсов, формируемых во всех устройствах 4 на выходах 174 - 184 блока 45 в процессе передачи данных по магистрали 3. Установка триггера 82 в устройстве-источнике в нулевое состояние, а триггера 64 в устройстве-приемнике в единичное состояние по окончании обмена данными приводит к формированию нулевого сигнала в разряде 1 (вход 45) регистра 7 состояния и к формированию в устройстве-приемника единичного сигнала в разряде 2 (вход 146) регистра 7, а также к установке триггера 132 в блоке 12 прерывания. В случае работы по прерываниям ЭВМ устанавливает единичный сигнал в разряде 3 (выход 150) регистра 8 и разрешает устройству выдачу сигнала требования прерывания через элемент ИЛИ 13 в ЭВМ 1, которая формирует ответный сигнал, устанавливающий триггеры 132 в нулевое состояние с помощью элементов3336 блока 12. Устройство 4 выставляет на общую шину 2 вектор прерывания программы ЭВМ путем перевода выходов регистра 15 в активное состояние сигналом с выхода блока 12. ЭВМ-источник после принятия вектора прерывания от устройства-источника осуществляет обрагцение к регистру 63 результата передачи, выставляя на обшей шине 2 его адрес. После селекции данного адреса и формирования единичного сигнала на выходе 142 селектора 6 осуществляется чтение содержимого регистра 63 и установка триггера 65 в нулевое состояние.ЭВМ-приемник сообщения после чтения адреса вектора прерывания с нулевым младшим разрядом вектора прерывания, задаваемым триггером 65, переходит на подпрограмму чтения данных из блока 56 приема данных, адрес которого селектируется селек 5 1 О 15 20 25 30 35 тором 6, Режим чтения задается на входе блока 56 во время действия единичного сигнала на выходе 41 селектора 6 адреса. С помощью элементов И 121,25,27 блока 56 осуществляется выбор узла 111 или 112, из которого осуществляется чтение принятого массива, Изменение адресов блока 56 осуществляется задним фронтом сигнала с выхода 141 селектора 6. После окончания чтения принятого массива ЭВМ-приемник дважды обращается к регистру 8 и устанавливает сначала , а затем О в чет. вертом разряде данного регистра. Если устройство 4 не участвует в данный момент в приеме следующего массива данных из магистрали 3 (на выходе элемента ИЛИ 55 имеет место нулевой потенциал), то данный импульс с выхода 151 регистра 8 устанавливает в О счетчик 71 и через элементы ИЛИ 69, И 70 поступает на вход блока 56 и устанавливает в О через элемент И- НЕ 126 или 128 триггеры 114, 115 или 118, 19 в зависимости от потенциалов на выходах элементов И 121 24. Если устройство 4 в момент окончания чтения данных в ЭВМ 1 принимает очередной массив данных из магистрали 3, то на выходе элемента ИЛИ 55 имеет место единичный потенциал, который, поступает на информационный вход триггера 68, поэтому в момент прихода импульса с выхода 151 регистра 8 данный импульс не поступает на вход блока 56, а производится установка триггера 68 в 1, которая поступает на вход сброса триггера 68 и на вход блока 56 только после приема очередного массива данных из магистрали 3 в узел 112 памяти блока 56, когда на выходе элеменТа ИЛИ 55 сформируется нулевой потенциал. Если ЭВМ 1 работает в программном режиме и запрещает прерывание програм. мы, то после анализа разряда 3 (вход 147) регистра 7 и формирования единичного сигнала в данном разряде ЭВМ-источник осуществляет чтение содержимого регистра 63, а ЭВМ-приемник при наличии единичного сигнала в разряде 2 (вход 146) регистра 7 осуществляет чтение принятого массива из блока 56, так же, как и при работе в режиме прерывания. 1. Устройство для сопряжения вычислительной машины с магистралью обмена, содержащее блок приемопередатчиков, группа входов-выходов которого является группой входов-выходов устройства для подключения к обшей шине вычислительной машины, блок прерываний, регистр состояния, регистр команд, блок памяти передаваемых данных, регистр адреса приемника данных, блок синхронизации, блок подключения к магистрали обмена, регистр адреса векторапрерывания, информационный вход которого является входом установки адреса вектора прерывания устройства, селектор адресов, группа входов которого соединена с первой группой выходов блока приемопередатчиков, а первый, второй, третий и чет. вертый выходы и группа выходов - соответственно с синхровходами записи регистра состояния, регистра адреса приемника данных, блока памяти передаваемых данных и регистра команд и первой группой нхолон блока приемопередатчиков, вторая группа выходов которого соединена с информационными входами регистра команд, регистра адреса приемника данных и блока памяти передаваемых данных, выходы регистра состояния и регистра адреса вектора прерывания соединены с второй группой входов блока приемопередатчиков, первый и второй разрядные выходы регистра команд подключены соответственно к первому и второму командным входам блока подключения к магистрали обмена, отличающееся тем, что, с целью повышения достоверности персланасмых данных и расширения класса решаемых задач устройства, в него введены шесть три г герон, восемь элементов ИЛ И, три надцатьь элементов И, элемент И-ИЛИ, лва элемента НЕ, элемент задержки, лва формирователя контрольного кода, регистр индивидуального адреса устройства, регистр групповогоо адреса устройства, регистр кода длины массива. регистр контрольного кола, счетчик адресов передаваемых данных, два регистра сдвига, блок сравнения колов, регистр признака приема, блок приема данных, регистр результата передачи, счетчик адресов приема данных, причем информационные входы счетчика кода приоритета, регистра индивидуального адреса устройства и регистра группового адреса устройства являются соответственно входами начальной установки кода приоритета, индивидуального и группового адреса устройства, счетный вход счетчика адресов передаваемых данных соединен с третьим ныхолом селектора адресов, выход счетчика адресов приема данных подключен к первому адресному входу блока приема данных, а счетный вход - к пятому выходу селектора адресов и входу признака вывода блока приема данных, шестой выход селектора адресов соединен с нходом чтения регистра результата передачи и с нхолом сброса первого триггера, первый разрядный выход регистра команд соединен с входами записи регистра кода длины массива и регистра контрольного кода, с входом сброса счетчика адресов переданаемых данных, выход которого соединен с первым входом первого элемента ИЛИ и информационным входом регистра длины массива, третий разрядный выход регистра команд соединен с первым входом первого элемента И, второй вход которого соединен с выходом счетчика кода приоритета, четвертый 5 1 О 15 20 25 30 35 40 45 50 55 разрядный выход регистра команд соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом требования прерывания блока прерываний, пятый разрядный выход регистра команд соединен с входами сброса счетчика адресов приема данных и второго триггера, со счетным входом третьего триггера и с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом третьего триггера, вход установки О которого соединен с выходом второго элемента И и с входом признака конца вывода блока приема данных, третий выход селектора адреса соединен с входом записи первого формирователя контрольного кода, группа информационных входов которого соединена с второй группой выходов блока приемопередатчиков, выход первого формирователя контрольного кода соединен с информационным входом регистра контрольного кода, выход регистра индивидуального адреса соединен с первыми входами третьего и четвертого элементов И, выходы регистра группового адреса, регистра адреса приемника данных, блока памяти передаваемых данных, регистрон длины массива и контрольного кола соединены соответственно с пЕрвыми входами пятого- девятого элементов И, выходы второго, четвертогодевятого элементов И соеди иены с группой входов четвертого элемента И.1 И, выход которого соединен с первым информационным входом первого регистра сдвига, второй информационный вход которого является входом синхровхода устройства, псрный выход блока синхронизации соединен с тактовым входом блока подключения к магистрали обмена и со счетным входом нторого регистра сдвига, второй выход блока синхронизации подключен к счетному входу первого регистра сдвига, вход записи которого соединен с выходом пятого элемента ИЛИ, третий выход блока синхронизации соединен с первым входом десятого элемента И и черсз элемент задержки - с первым входом пятого элемента ИЛИ, второй вход которого соединен с первым выходом блока подключения к магистрали обмена, четвертый выихол блока синхронизации соединен с третьим входом второго элемента И и с синхронхолами четвертого и пятого триггеров, ныхолы которых подключены соответственно к счетному входу и входу сброса счетчика кода приоритета, пятый выход блока синхронизации соединен с вторыми входами шестого и пятого элементов И и с первым входом одиннадцатого элемента И, второй вход которого соединен с первым выходом блока приема данных, шестой выход блока синхронизации соединен с вторым входом восьмого элемента И, седьмой выход блока синхронизации соединен с вторыми входами седьмого и десятого элементов И и с входом признака ввода информации блока приема данных, второй выход которого соединен с