Устройство для распределения подканалов

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистических Респубпик(511 М.Кп з с присоединением заявки М 9 -6 06 Г 3(04 Государственный комитет СССР по делам изобретений и открытийДата опубликования описания 070383(72) Авторыизобретенм я В.А.Воронцов, В.М.Пронин и А.Г.Рымарч 71) Заявител 54) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ ПОДКАНАЛ 30 Изобретение относится к вычислительной технике и может быть использовано в системах ввода-вывода ЭВМ.Известно устройство для распределения подканалов, содержащее локальную память, ассоциативную память,регистр ключа, матрицу преобразователя сигналов запросов от периферийных устройств в код ключа, схему приоритета и узел управления. Локальная память служит для хранения 8 подканалов, ассоциативная память, содержащая аппаратурные регистры со схемами сравнения с регистром ключа, служит для быстрого нахождения подканала в локальной памяти1.Недостатками этого устройства являются большие аппаратурные затраты и ограниченные функциональные возможности - оно позволяет распределять только 8 подканалов.Наиболее близким по технической сущности к изобретению является устройство для распределения подканалов, содержащее узел адресной памяти узел управления, преобразователь кода адреса, регистр адреса, узел определения адреса 2).Недостатком данного устройства я ляется малое быстродействие, которо обусловлено тем, что поиск свободного подканала выполняется последовательным просмотром ячеек адресной памяти, в которых хранится таблица за- нятости подканаловПри использовании такого алгоритма поиска свободного подканала время поиска возрастает с увеличением количества распределяетттх подканалов.Целью изобретения является повышение быстродействия устройства.Указанная цель достигается тем, что в устройство для распределения подканалов, содержащее блок управления, первый вход которого соединен с первым выходом блока хранения. адреса первый вход которого соединен с первым выходом блока управления, введены блок хранения слова, блок выбора информации, формирователь адреса, первый вход которого соединен с выходом блока выбора информации, второй вход блока хранения адреса соединен с первым выходом формирователя адреса и подключен к информационной выходной шине устройства, второй вход формирователя адреса соединен с вторым выходом блока управления, второй вход которого соединен с вторым выходом формирователя адреса, третий вход ко 1003 Сб 5( фф Щес Еишю Уомй дрдщваЬ, Я назначей ег, Еаим Рио,Р1003065г.ФФ 8 12НИИПИ Заказ 1553/31 Тираж 701 Подписное Филиал ППП "Патентф, г,Ужгород, ул.Проектная, 41 О торого подключен к информационной выходной шине устройства и к выходублока хранения слова, первый входблока выбора информации. соединен свторым выходом блока хранения адреса,третий выход блока хранения адреса 5,подключен к информационной выходнойшине устройства, четвертый выход блока хранения адреса соединен с первымвходом блока хранения слова, второйвход которого подключен к третьемувыходу блока управления, четвертыйвыход которого соединен с вторым входом блока выбора информации, третийвход блока управления подключен к.Управляющей входной шине устройства 15информационная входная шина которого соединена с третьими входами блоков хранения слова и адреса. Приэтом блок хранения слова содержитрегистры с первого по пятый, первый 20узел коммутаторов, первый узел мультиплексоров, первый дешифратор, первый узел элементов И, первый узелэлементов НЕ, причем первые входыпервого, второго, третьего и четвертого регистров являются третьим входом блока, вторые входы соединены ссоответствующими выходами первого узла коммутаторов, первый вход которого является вторым входом блока, вто- ЗОрой вход соединен с выходом первогоузла элементов ИЛИ, третий вход - свыходом первого узла элементов И,первый вход которого соединен с выходом пятого РегистРа и пеРвым входомпервого узла элементов ИЛИ, второйвход которого соединен с выходом первого дешифратора и с входом первогоузла элементов НЕ, выход которого соединен с вторым входом первого узлаэлементов И, вход первого дешифратора является первым входом блока,третьи и четвертые входы регистров спервого по четвертый соединены свторым входом блока, а выходы регистров являются выходом блока и соедине ны с входами первой группы первогоузла мультиплексоров, второй вход которого соединен с первым входом блока, выход первого узла мультиплексоров соединен с первым входом пятого 50регистра, второй вход которого является вторым входом блока. Кроме того,блок выбора информации содержит регистры с шестого по десятый, второйузел коммутаторов, второй узел мультиплексоров, второй дешифратор, второй узел элементов И, второй узелэлементов ИЛИ, второй узел элементовНЕ, ключи, причем первые входы шестого, седьмого, восьмого и девятого Щрегистров соединены с выходами соответствующих ключей, вторые входы - ссоответствующими выходами второго узла коммугаторов, первый вход которого соединен с вторым входом блока, 65 второй вход - с выходом второго узла элементов ИЛИ, третий вход - с выходом второго узла элементов И, входы первой группы которого соединены с выходами десятого регистра и входом первой группы второго узла элементов ИЛИ, второй вход которого соединен с выходом второго дешифратора и с входом второго узла элементов НЕ, выход которого соединен с вторым входом второго узла элементов И, вход второго дешифратора является первым входом блока, третьи и четвертые входы с шестого по десятый регистров являются вторым входом блока, выходзвыходами блока.и соединены с входами группы второго узла мультиплексоров, второй вход которого соединен с первым входом блока, выход второго узла мультиплексоров соединен с первым входом десятого регистра, второй вход которого является первым входом блока. Причем формирователь адреса содержит третий узел коммутаторов, узел шифраторов, шифратор, третий узел мультиплексоров, причем входы первой, второй и третьей группы третьего узла коммутаторов являются первым и третьим входами и вторым входом формирователя соответственно, выходЫ соединены с соответствующими входамиузла шифраторов, выходы первой группы которого соединены с входами первой группы третьего узла мультиплексоров, выходы второй группы - с входами шифратора, выходы первой группы которого подключены к входам второй группы третьего узла мультиплексоров и являются первым выходом формирователя, а второй выход шифратора подключен к второму выходу формирователя.На фиг.1 приведена структурная схема устройства для динамического распределения подканалов, на фиг,2 функциональная схема блока хранения адреса, на фиг.З - функциональная схема блока хранения слова, на фиг.4- функциональная схема блока выбора информации; на фиг.5 - функциональная схема формирователя адреса, на фиг.б - таблица истинности приоритетного шифратора, на фиг.7 - принципиальная схема узла управления, на фиг.8 - микропрограмма назначения подканала;. на фиг,9 - формат регистра адреса, на фиг.10 - временная диаграм. ма работы устройства в режиме назначения подканала, на фиг.11 - микропрограмма освобождения канала, на программа освобождения подканала на фиг.12 - временная диаграмма работы устройства в режиме освобождения под- канала.Устройство содержит блок управления 1, блок хранения адреса 2, блок выбора информации 3, блок хранения слова 4, формирователь адреса 5, информационные входную и выходную шийы устройства 6 и 7, линии связи 8 и 9, управляющую входную шину устройства 10, первый и второй узлы триггеров 11 и 12, линии связи 13-16, регистры 17-21,первый узел коммутаторов 22, первый узел мультиплексоров 23, первый дешифратор 24, первый узел элементов И 25, первый узел элементов ИЛИ 26, первый узел эЛементов НЕ 27, регистры 28-32, второй узел коммутаторов 33, второй узел мультиплексоров 34, второй дешифратор 35, второй узел элементов И Зб,-второй узел элементов ИЛИ 37, второй узел элементов НЕ 38, ключи 39, третий узел коммутато ров 40, узел шифраторов 41, шифратор 42, третий узел мультиплексоров 43, триггеры 44-48, элементы И 49-65, элементы ИЛИ 66-79, дешифраторы 80 и 81, линии связи 82-108, микоокоманды 70 И 1-М 8, такты Т 1-Т 4, сигналы на чстановочных входах тоиггеоов 44-48 уст.44 - уст. 48.Для работы устройства используются две таблицы в управляющей памяти. 25 Табл.1 содержит для каждого номера периферийного устройства, начиная с Мулевого,строку .размеров в 2 байта (байт 0 и байт 1), в которой после выполнения процедуры назначения подканала содержится адрес подканала, назначенного данному периферийному устройству. Адрес подканала считается действительным, если установлен в единицу бит назначения подканала (бит 7 байта 1). Формат строки табл.1 и ее расположение н блоке хранения адреса показаны на фиг.9. В табл.2 каждому номеру подканала, начиная с нулевого, соответствует строка размером в один бит. Нулевое значение бита определяет, что данный подканал назначен. В управляющей памяти табл.2 хранится в виде слов по 32 бита.45Блок 2 предназначен для хранения строки табл.1 и для формирования относительного адреса подканала. Реали. зован на 0-триггерах со встроенными коммутаторами, позволяющих записать 50 данные с двух направлений.1Формат блока 2 показан на Фиг.9. Занесение двух байтов информаций в узлы триггеров 11 и 12 выполняется с выходной информационной шины про цессора, соединенной с шиной устройства при отсутствии клапанирующего сигнала с выхода 94 блока управления 1 по синхросигналам на линиях 92 и 93, которые вырабатываются при возбуж Щ денной линии 82 шины 10, В регистры возможно также занесение информации . с выхода 8 формирователя адреса 5 при наличии клапанирующего сигнала с выхода 94 блока управления 1. Блок 4 предназначен для хранения слова табл,2, для установки любого разряда слова табл.2 в состояние "нуль", либо "единица", Занесение информации в регистры 17-20 выполняется с тридцатидвухразрядной шины б при отсутствии клапанирующего сигнала на линии 102 блока управления 1 по синхросигналам, поступающим с линий 103- 106 блока управления 1.Установка разрядов блока 4 в сос тояние 1 выполняется в режиме назначения подканала, когда присутствует сигнал на линии 107 блока управления 1. Номер байта блока 4, в котором надо установить в единичное состояние какой-либо бит, поступает двухрядным кодом с линии 15 блока 2 на адресные входы узла мультиплексоров 23, через который на входы регистра 21 проходят выходы одного из, регистров 17-20,Сигнал занесения в регистр 21 поступает с линии 101 бкока управления 1, регистр 21 содержит копию одного из регистров 17-20.Номер бита в выбранном байте, который необходимо установить в единичное состояние, поступает трехразрядным кодом с линии 16 блока 2, С выхода дешифратора 24 восьмиразрядный код с установленным в "единицу" одним битом поступает на входы узла элементов ИЛИ 26, на вторые входы которого поступает выход регистра 21. На элементах ИЛИ узла 26 выполняется поразрядная операция ИЛИ над кодом с выхода дешифратора 24 и содержимым одого из регистров 17-20, которое наодится в регистре 21.Сигналы с выходов узла элементов ИЛИ 26 через узел коммутаторов 22, на управляющие входы которого подан единичный сигнал с линии 107 блока управления 1, поступают на входы триггеров 17-20.1 Слапанирующий сигнал с линии 102 блока управления 1 разрешает занесение в триггеры 17-20 информации с выходов узла коммутаторов 22, но занесение выполняется только в один из триггеров 17-20 по одному из сигналов на линиях 103 106. На время дЕйствия синхросигналов по линиям 103-106 блокируется синхросигнал по линии 101.Установка разрядов блока 4 в состояние "нуль" выполняется в режиме освобождения подканала. Сигнал на линии 107 блока управления 1 при этом отсутствует, В этом случае на узле элементов И 25 выполняется поразрядная операция И над инверсным кодом с выхода дешифратора 24 и содержимым одного из регистров 17-20. Сигналы с выходов узла элементов И 25 поступают через узел коммутаторов 22, на управляющие входы которых поступает нулевой сигнал с линии 107 блока управле 1003065ния 1. Далее все выполняется как в режиме назначения подканала.Блок 3 предназначен для задания количества подканалов, для хранения слова указателей, для установки любо го разряда регистра указателя в состояние инульф, либо 1 единица".Количество подканалов в системе ввода-вывода задается на ключах 39 блока 3.Сигнал с линии 91 проходит через элементы ИЛИ 72-75 и в виде сигналов на линиях 97-100 поступает на синхровходы регистров 28-31, выполняя занесение информации с ключей 39 при наличии нулевого клапанирующего сиг нала на линии 96, Каждый разряд регистра указателя указывает на одно слово табл.2, Значение разряда блока 3 фО" говорит о том, что в соответствующем слове табл.2 есть разряди в 20 состоянии "нуль", т.е. есть свободные подканалы, Значение разряда блока 3 "1" говорит о том, что в соответст-. вующем слатове табл.2 нет разрядов в состоянии "нуль", т.е. все 32 подканала назначены, и нет смысла анализировать это слово на предмет поиска свободного подканала, как если бы их не было вовее.На последнем замечании и основан способ задания длины табл.2, т.е. способ задания количества подканалов в системе ввода-вывода, а именно несуществующие подканалы указываются как назначенные. Например, для зада- З 5 ния 32 подканалов набираем на ключах 39 код 7 ГГГГГГ Глб, для задания 128 подКаналов набираем код ОГЕГГГГГл 6 для задания 512 подканалов - 00 00 ЕГГ Глб и т.д. Изменяя код на наборных переключателях от 7 ГГГГГЕГ до 40 00 00 00 00 лв, изменяем количество подканалов от 32 до 1024.Установка разрядов блока 3 в состояние единицы выполняется в режимеазначения подканала аналогично тому 45ак это делается в блоке 4, Установка разрядов блока 3 в состояние "нуль" выполняется в режиме освобождения подканала аналогично тому, как это делается в блоке 4, 50Формирователь адреса 5 предназначен для получения на выходе 8 двоичного кода адреса самого левого нуле-. вого бита в слове, которое подается на первый или третий вход узла. 55формирователь 5 имеет в своем сос- таве шифраторы 41 и 42. Из таблицы истинности шифратора (фиг.6), видно, что при подаче на вход шифратора байта информации на выходе (выходы 1-3) 60 получаем двоичный код самого левого нулевого бита в байте, Если байт входной информации состоит из одних единиц, то единичным .будет четвертый выход приоритетного шифратора, для всех остальных комбинаций входной информации он остается нулевым. Когда на вход формирователя 5 подано слово информации, то шифраторы 41 определяют адрес самого левого нулевого бита в байтах. Шифратор 42, анализируя четвертые выходы шифраторов 41, определяет адрес самого левого байта в слове, в котором есть нулевые биты. Первый и второй выходы шифратора 42 поступают на адресные входы группы мультиплексоров 43 и клапанируют прохождение через них двоичного кода адреса самого левого нулевого бита в самом левом байте. Выходы группы мультиплексоров 43 и первый и второй выходы шифратора 42 образуют пяти- разрядный двбичный код адреса самого левого нулевого бита в слове.Если слово входной информации состоит иэ одних единиц, то возбуждается третий выход шифратора 42; сигнал с которого "Все единицы" поступает в блок 1Блок 1 предн,азначен для управления работой узлов устройства динамического распределения подканалов.Блок управления использует для своей работы десять сигналов, которые поступают с шины устройства 10. Это че; тыре тактовых импульса, обозначенных на временных диаграммах цифрами 1-4, которые поступают с линий 86-89 соответственно и которые вырабатываются в каждой микрокоманде. Триггер 44 задает режим работы устройства, В режиме назначения подканалов триггер 44 установлен, на линии 107 блока управления 1 единичный уровень. В режиме освобождения подкайалов триггер 44 сброшен, на линии 107 блока управления 1 нулевой уровень. Сброс и установка триггера 44 выполняются микропрограммно по сигналам с линий 83 и 84 управляющей шины процессора, поступающим на шину устройства 10. Сигналы микропрограммной установки блока 2, блока 4 и блока 3 (линии 82, 90 и 91) вырабатываются по четвертому тактовому импульсу. Сигнал на линии 85 чтения формирователя 5 выбабатывается по первому тактовому импульсу. Блок управления имеет четыре группы выходов. Первая группа выходов состоит из одного сигнала, который клапанирует входы формирователя 5. Вторая группа выходов содержит сигналы на линиях 92 и 93.установки тригге ров узлов 11 и 12 и сигнал клапанировки входов регистра адреса на линии 94. Третья группа выходов содержит сигналы установки (линия 101) регистра 21, сигналы на линиях 103-106 установки регистров 17-20, сигнал на линии 102 клапанировки блока 4 и сиг. нал на линии 107 режима работы, четвертая группа выходов содержит сигнал на линии 95 установки регистра 32, сигнал на линиях 97-100 установки регистров 28-31, сигнал на линии 96 клапанировки блока 3 и сигнал на линии 107 режима работы.5Устройство работает следующим образом.В режимах назначения подканала всегда отыскивается свободный подканал с самым младшим номером в табл.2, и его бит устанавливается в единицу,Н 110 Если это был последний свободный подканал в слове табл,2, то устанавливается в "единицу".и бит этого слова в блоке 3. Затем относительный адрес подканала записывается в табл." с установленным в единичное состояние битом 7 байта 1. В режиме освобождения подканала в соответствующей строке табл.1 сбрасывается бит, 7 байта 1, затем сбрасывается бит в табл,2 и 20 в блоке 3.После подключения питания триггеры 44-48 блока управления 1 могут находиться в неопределенном состоянии. Когда начинает работать микро программа общегО сброса систеж, появляются тактовые импульсы на линиях 86-89, что приводит к сбросу триггеров 45-48. Затем микропрограмма общего сброса системы заносит информа- З 0 цию о количестве подканалов в системе в блок 3.При выполнении команды ввода-вывода назначается подканал периферийному устройству. В этом случае блок рабо- З 5 тает под управлением микропрограмм, которая показана на Фиг.8. Временная диаграмма работы блока в этом режиме представлена на фиг,10.Первая микрокоманда Формирует адрес строки табл,1 из номера периферийного устройства путем сдвига номе ра устройства на один разряд влево и базирования. Например, если номер устройства первого канала 11 Г, то адрес строки для этого устройства в 45 табл.1 будет В+23 Е 6, где Вэто адрес первой строки табл.1 (для устройства 000).Вторая микрокоманда читает строку табл.1 из управляющей памяти и помещает ее в блок 2.Третья микрокоманда выполняет установку триггера 44 режима работы в -блоке управления 1 и анализирует бит 7 байта 1 блока 2. Если бит 7 в 55 состоянии единицы, то подканал назна. чен, и адрес подканала находится в блоке 2, выполняется переход по ветке "да", если бит 7 в состоянии "нуль", то подканал не назначен, и 60 выполняется переход в микрокоманде 4.Четвертая микрокоманда читает с выхода 8 формирователя 5 самый младший относительный адрес слова табл.2, в котором есть свободные подканалы, 65 и базирует его начальным адресам табл.2. Сигнал чтения формирователя 5 поступает с линии 85 входа 10. По сигналу с линии 92 блока управления 1 относительный адрес слова табл,2 заносится в узел 11.Пятая микрокоманда читает слово табл.2 из управляющей памяти по адресу, сформированному предыдущей микро- командой, и помещает его в блок 4.По сигналу, занесения в блок 4, который поступает на линию 90 входа 10 с управляющей шины процессора, устанавливается триггер 46, который через элемент ИЛИ 71 клапанирует на вход формирователя адреса 5 выход блока 4 и, возбуждая выход 94 блока управления 1, клапанирует на вход блока 2 выход 8 формирователя адреса 5.В шестой микрокоманде по первому тактовому импульсу выполняется занесение адреса самого левого нулевого бита в слове табл.2 в узел 12. По второму тактовому импульсу устанавливается триггер 47, сигнал с выхода которого на линии 102 клапанирует вход блока 4. По третьему тактовому импульсу бит блока 4, адрес которого находится в узле 12, устанавливается в состояние "единица".По четвертому тактовому импульсу устанавливается триггер 48,. который через элемент ИЛИ 71 клапанирует на вход блока 5 выход блока 4, а через элемент ИЛИ 70, возбуждая выход линии 96 блока управления, клапанирует вхо-, ды регистров 28-31.Седьмая микрокоманда устанавливает бит назначения подканала.Если с третьего выхода шифратора 42 формирователей адреса 5 в блок управления 1 поступает сигнал "все единицы" по линии 103, то в блоке 3 устанавливается в фединицу" бит, адрес которого хранится в узле 11.Восьмая микрокоманда выполняет запись строки табл.1 в управляющую память. девятая микрокоманда выполняет. запись слова табл,2 в управляющую па"мять. После завершения операции ввода- вывода на периферийном устройстве выполняется микропрограмма освобождения подканала, которая приведена на фиг.11, временная диаграмма для этого случая показана на Фиг,12.Первая микрокоманда формирует адрес строки табл,1. Вторая микро.;оманда устанавливает режим освобождения подканала (сигнал с выхода линии 84 входа 10 с управляющей шины процессора сбрасывает триггер 44), и сигнал с линии 107 блока управлейия становится нулевым.Третья микрокоманда читает строку табл,1 из управляющей памяти ипомещает ее в блок 2,Четвертая микрокоманда формирует аДрес слова табл,2 иэ адресаподканала, который находится в блоке 2.Пятая микрокоманда базирует адресслова табл.2,Шестая ми кро ком аида чит ает словотабл.2 иэ управляющей памяти н блок4По сигналу с линии 90 занесенияв блок 4 устанавливается триггер 46блока управления 1.Седьмая микрокоманда сбрасываетбит назначения подканала (бит 7 байта 1). По второму тактовому импульсу устанавливается триггер 47 блокауправления 1, который возбуждаетклапанирующий сигнал блока 4 на линии 102 блока управления 1 и клапанирующий сигнал на линии 96 блока 3.По третьему тактовому импульсу выполняется установка в "нуль" разрядаблока 4, адрес которого находится вузле 12, и разряда блока 3, адрес 25которого находится н регистре 11.Восьмая микрокоманда записываетстроку табл.1 в управляющую память.Девятая микрокоманда записываетслова табл.2 в управляющую память. ЗоТаким образом, предлагаемое устройство для динамичеСкого распределения подканалон ныполняет динамическоеназначение и освобождение подканаловдля любого устройства любого каналаЭВМ с микропрограммным управлениемканалами ввода-вывода.Предлагаемое изобретение позволяет расширить область применения предлагаемого устройства по сравнению сизвестными благодаря наличию в егосоставе блока 3 и наборных переключений, что позволяет оперативно изменять количество подканалов систеьнввода-вывода в зависимости от ее конфигурации, экономно использовать управляющую память, например областьуправляющей памяти, которая при данной конфигурации системю ввода-вывода не используется как память подканалов и может быть использована для 50динамического микропрограммирования.Устройство имеет постоянное времяназначения и освобождение подканала,которое не зависит от числа распределяемых подканалов. Если принять сред нее время выполнения микрокомандыпроцессора 160 нс, а время выполнениямикрокоманды обращения к управляющейпамяти 300 нс, то время выполнениямикропрограммы (9 микрокоманд) состаОвит 0,16 5+0,Э 4=2 мкс для предлага-,емого.устрЬйства. Для известного устройства время назначения подканала пропорционально количеству подканаловифМЮН М Ц ф Ц65время назначения подканала,время цикла (чтение адресной памяти, анализпрочитанной информациина нулевой бит, модификация адреса адреснойпамяти), йц=130 нс,количество подканалов,разрядность адресной памяти.то в=8;2 ф 0,13 + 4,4 мкс. где нозн Если и =256256+ л 0 13=13,2 мкс.102410 й, =20,13 + наган Таким образом, при наличии 256 подканалов н системе ввода-вывода время назначения подканала в предлагаемом устройстве в 2 раза, а при 1024 подканалах в 6 раэ меньше, чем н известном устройстве. Формула изобретения динен с вторым выходом формирователя адреса, третий вход которого подключен к информационной выходной шинеустройства и к выходу блока храненияслова, первый вход блока выбора инФормации соединен с вторым выходомблока хранения адреса, третий выходблока хранения адреса подключен к информационной выходной шине устройства, четвертый выход блока хранения адреса соединен с первым входом блока хранения слова, второй вход которого подключен к третьему выходу блока управления, четвертый выход которого соединен с вторым входом блокавыбора информации, третий вход блокауправления подключен к управляющей 1. Устройство для распределения подканалов, содержащее блок управления, первый вход которого соединен с первым выходом блока хранения адреса, первый нход которого соединен с первым выходом блока управления, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродейстния устройства, в него введены блок хранения слова, блок выбора инФормации, формирователь адреса, первый вход которого соединен с выходом блока выбора информации, второй вход блока хранения адреса соединен с первым выходом формирователя адреса и подключен к информационной выходной шине устрой ства, второй вход формирователя адреса соединен с вторым выходом блока управления, второй вход которого сое.вый вход которого соединен с вторымвходом блока, второй вход - с выходомвторого узла элементов ИЛИ, третийвход - с выходом второго узла элементов И, входы первой группы которогосоединены с выходами десятого регистра и с входом первой группы второгоузла элементов ИЛИ, второй вход которого соединен с выходом второго дешифратора и с входом второго узла элементов НЕ, выход которого соединен с вторым входом второго узла элементов И,вход второго дешифратора являетсяпервым входом блока, третьи и четвертые входы с шестого по десятый регистров являются вторым входом блока,выходы - выходами блока и соединеныс нходами группы второго узла мультиплексоров, второй вход которого соединен с первым входом блока, выходвторого узла мультиплексоров соединен с первым входом десятого регистра, второй вход которого являетсяпервым входом блока,4. Устройство по п.1, о т л и ч аю щ е е.с я тем, что формировательадреса содержит третий узел коммутаторов, узел шифраторов, шифратор,третий узел мультиплексоров, причемвходы первой, второй и третьей группы третьего узла коммутаторон являются первым и третьиМ входами и вторым входом формирователя соответственно, выходы соединены с соответствующими входами узла шифраторов, выходы первой группы которого соединеныс входами первой группы третьего узла мультиплексоров, выходы второйгруппы - с входами шифратора, выходыаервой группы которого подключены квходам второй группы третьего узламультиплексоров и являются первым выходом формирователя, а второй выходшифратора подключен к второму выходуФормирователя входной шине устройства, информационная входная шина которого соединена с третьими входами блоков хранения слова и адреса.2. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок хранения слова содержит регистры с первого по пятый, первый узел коммутаторов, первый узел мультиплексоров, первый дешифратор, первый узел элементов И, первый узел элементов НЕ, причем 10 первые входы первого, второго, третьего и четвертого регистров являются третьим входом блока, вторые входы соединены с сответствующими выходами первого узла коммутаторов, первый 5 вход которого является вторым входом блока, второй вход соединен с выходом первого узла элементов ИЛИ, третий вход - с выходом первого узла элементов И, перный вход которого соединен 2 О с выходом пятого регистра и с первым входом первого узла элементов ИЛИ, второй нход которого соединен с выходом первого дешифратора и с входом первого узла элементов НЕ, выход последнего соединен с вторым входом первого узла элементов И, вход первого дешифратора является первым входом блока, третьи и четнертые входы регистров с первого по четвертый соеди-ЗО иены с вторым входом блока, а выходы регистров являются выходом блока и соединены с входами первой группы перного узла мультиплексоров, второй нход которого соединен с первым входом блока, выход первого узла мультиплексоров соединен с первым входом пятого регистра, второй вход которого является вторым входом блока.3. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок выбора информации содержит регистры с шестого по десятый, второй узел коммутаторов, второй узел мультиплексоров, второй дешифратор, второй узел элементов И, второй узел элементов ИЛИ, второй 45 узел элементов НЕ, ключи, причем первые нходы шестого, седьмого, восьмого и девятого регистров соединены с выходами соответствующих ключей, вторые входы - с соответствующими ныхо дами второго узла коммутаторов, перИсточники информации,принятые во внимание при экспертизе 1. Патент США В 3408632,кл, 340-172.5, опублик. 1968. 2. Авторское свидетельство СССР Р 514287, кл. 6 06 Г 3/04, 1976 (прототип).