Устройство для вычисления произведения векторов (его варианты)

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 80128 А 1 4 С 06 Р 15 34 К АВТОР СЛЕНИЯ ПРО - ВАРИАНТЫ) ся к вычист быть иси высоко рнык вычисненных интеграции. я уменьшеГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ САНИЕ ИЭО ОМУ СВИДЕТЕЛЬСТ(56) Авторское свидетельство СССРУ 561963, кл. С 06 Г 7/52, 1978.Авторское свидетельство СССРВ 905814, кл. С 06 Р 7/52, 198.(54) УСТРОЙСТВО ДЛЯ ВЫЧИ ИЗВЕДЕНИЯ ВЕКТОРОВ (ЕГО (57) Изобретение относи лительной технике и може пользовано при построени производительных конвейе лительных средств, выпол узлах с большой степенью Целью изобретения являет ние аппаратурных затрат при вычислении скалярного произведения векторов и уменьшение аппаратурных затрат и увеличение быстродействия привычислении поэлементного произведения векторов. Для этого в устройство, содержащее матрицу вычислительных элементов, два регистра операндов, две группы элементов И-НЕ, накапливающий сумматор, по первому варианту дополнительно вводятся элемент НЕ, два элемента ИСКЛОЧАЮЩЕЕИЛИ, группа управляющих элементов игруппа дополнительных регистров, апо второму варианту вводятся блокраспространения переносов, элементНЕ, два элемента;ИСКЛЮЧАЮЩЕЕ ИЛИ,группа управляющих элементов игруппа дополнительных регистров.2 с.п.ф-лы, 3 з.п. ф-лы, 7 ил,табл.го элемента И, выходы первого и второго элементов И соединены с входами одноразрядного сумматора, к третьему входу которого подключен выход триггера переноса, выходы суммы и переноса одноразрядного сумматора . являются соответственно корректирующим выходом и выходом переноса управляющего элемента, первый и второй выходы управляющего элемента соеди иены соответственно с прямыми выходами третьего и четвертого триггеров.5. Устройство по п. 4, о т л и ч а ю щ е е с я тем, что блок рас пространения переносов содержит сдвиговый регистр, триггер., группу сдвиговых регистров и матрицу элементов распространения переноса, причем вход "Знак произведения" бло ка распространения переносов соединен с входом сдвигового регистра, выход которого и выход поразрядной суммы элемента распространения переноса последней строки матрицы, выход триггера и выходы всех сдвиговых регистров группы являются выходами блоблока распространения переносов, первый вход старшего элемента распространения переноса первой строки З 0 матрицы является корректирующим входом блока распространения переноса, первые входы остальных элементов распространения переноса первой строки матрицы являются инфор мационными входами первой группы блока распространения переносов, вторые входы элементов распространения переноса первой строки матрицыявляются информационными входами второй группы блока распространения переносов, выходы поразрядной суммыи переноса каждого элемента распрост.ранения переноса матрицы соединенысоответственно с первым входом элемента распространения переноса тогоже веса следующей строки матрицы ивторым входом элемента распространЕния переноса следующей строки матрицы, имеющего вес на единицу больший,вь:ходы поразрядных сумм младших элементов распространения переноса всехстрок матрицы за Исключением двухпоследних строк матрицы соединены синформационными входами сдвиговыхрегистров значений произведений начиная с младшего элемента распространения переноса первой строки матрицыи первого сдвигового регистра группы,выход поразрядной суммы младшего элемента распространения переноса предпоследней строки матрицы соединен с.информационным входом триггера, причем каждый элемент распространенияпереноса содержит полусумматор первый и второй триггеры, причем информационные входы первого и второготриггеров являются одноименными входами элемента распространения переноса, выходы триггеров соединены свходами полусумма 1 ора, выходы поразрядной суммы и переноса которогоявляются одноименными выходами элемента распространения переноса.1 280389 Зюк яре- Юарэбвдвнюе Рекция вежгяЗначение яро Составитель Техред М.Ход/43 Тираж 6 ВНИИПИ Государственног по делам изобретении 113035, Москва, Х, РПодписное комитета ССи открытийИзобретение относится к вычислительной технике и может быть использовано при построении высокопроизводительных конвейерных вычислительных средств, выполненных на узлах с 5 большой степенью интеграции.Цель изобретения - уменьшение аппаратурных затрат при вычислении скалярного произведения векторов и уменьшение аппаратурных затрат и увеличение быстродействия при вычислении поэлементного произведениявекторов.На фиг.1 изображена структурная схема устройства по первому вариан 15 ту; на фиг.2 - структурная схема устройства по второму варианту; на фиг.3 - структурная схема вычислительного элемента; на фиг.4 - структурная схема управляющего элемента;20 на фиг.5 - структурная схема накапливающего сумматора устройства по первому варианту; на фиг.б - структурная схема блока распространения переносов устройства по второму варианту; на фиг.7 - структурная схема элемента распространения переноса устройства по второму варианту,Устройство по первому и второму 30 вариантам содержит первую входную шину 1, соединенную с информационными входами (и+1)-разрядного регистра первого операнда 2 (где и - количество значащих Разрядов операндов; и - нечетное) и вторую входную шину 3, соединенную с информационными входами (и+1)-разрядного регистра 4 второго операнда, а также матрицу 5 и х и вычислительныхэлементов. Первые щ входы вычислительных элементов нечетных и четных столбцов матрицы 5 поразрядно связаны соответственно с выходами регистра 2 и выходами регистра 4 начиная с младших разрядов регистров и младших вычислительных элементов. Вторые входы вычислительных элементов нечетных и четных столбцов матрицы 5 поразрядно. связаны начиная с младших вычислительных элементов с выходами соответственно регистра 2 начиная с младшего разряда регистра и регистра 4 начиная с разряда, последующего за младшим, Входы переноса и поразрядной суммы старшего вычислительного элемента первой строки матрицы 5 соединены с выходом знакового разряда регистра 2. Выход знакового разряда регистра 4 связан с входом переноса первого управляющего элемента 6 из группы 7.Входы переноса и поразрядной суммывычислительного элемента, последующего за старшим в первой строке матрицы 5, связаны с выходом элементаНЕ 8, вход которого соединен с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ9, связанного своими входами с выходами знаковых разрядов регистров 2н 4. Выход переноса каждого вычислительного элемента матрицы 5 связан свходом переноса последующего вычислительного элемента в столбце этойматрицы. Выход поразрядной суммы каждого (д,)-го вычислительного элемента матрицы 5 связан с входом поразрядной суммы (1.+1, 3+1)-го вычислительного элемента этой же матрицы.Первый выход каждого (1.,1)-го вычислительного элемента матрицы 5, номеркоторого не равен (1 п/2+1, 1+2 Е)или (1 п/2+1 с, 2+21 с), где 1 с=0,1,2и- п/2 1-1, связан с первым входом(1.+1, 1)-го вычислительного элементаэтой же матрицы. Первый вход каждого(,)-го вычислительного элемента матрицы 5, номер которого равен (1 п/2++21 с) шой и)-го вычислительного элемента этой же матрицы. Второй выходкаждого (,)-го вычислительного элеэлемента матрицы 5 связан с вторымвходом (.+1, 1+2)-го вычислительногоэлемента матрицы 5, Второй вход каждого (х,)-го вычислительного элемента этой матрицы, номер которогоравен (1, 1) или (1, 2) где 1=2,3,4,,п/2, связан соответственно свыходом второго или первого младшихразрядов (1-1)-го дополнительного ререгистра 10 из группы дополнительныхрегистров 11, причем группа 11 включает в себя 1 и/21 дополнительных регистров 10,; первый из которых содержит (и) разрядов, а разрядностькаждого последующего регистра вгруппе на два разряда меньше разрядности предыдущего регистра. Второйвход каждого вычислительного элемента матрицы 5, номер которого равен (ш,1) или (ш,2) где ш=1 п/2+1,1 п/2+2, п/2+3и, связан соответственно с вторым выходом (ш,и)го или (т, и)-го вычислительных элементов этой же матрицы. Входпоразрядной суммы вычислительныхэлементов старшего столбца матрицы 5 каждой 1-й строки из этой матрицы связан с корректирующим выходом ( 1)-го. управляющего элемента 6 из группы управляющих элементов 7, включающей в себя и управляющих элементов 6, Первый и второй входы каждого 1-го управляющего элемента 6, из группы 7 объединены соответственно с вторыми выходами (д, п)-го и (-1, и)-го вычислительных элементов матрицы 5. Третий, четвертый входы и вход переноса каждого управляющего элемента 6 иэ группы 7 связаны соответственно с первым,. вторым выходами и выходом переноса предыдущего управляющего элемента 6 иэ этой группы. Первый и четвертый входы первого управляющего элемента 6 в группе 7 связаны соответственно с выходами младшего и знакового разрядов регистра 4, второй и третий входы этого управляющего элемента соединены соответственно с выходами младшего и знакового разрядов регистра 2. Первый и второй выходы последнего уиравляющего элемента 6 в группе 7 соединены с входами второго элемента ИСКЛЮЧАЮПЕЕ ИЛИ 12. Кроме того, выходы 1 п/21 старших разрядов регистра 2 и 4 соединены поочередно с информационными входами перво - го из дополнительных регистров О в группе 11, причем старший разряд регистра 2 связан со старшим разрядом этого дополнительного регистра, а все выходы каждого дополнительного регистра О в группе 11 за исключением выходов двух младших разрядов регистра поразрядно соединены с входами последующего дополнительного регистра 10 в,группе 11. Каждый вычислительный элемент из матрицы 5 содержит первый триггер 13, информационный вход которого является первым входом вычислительного элемента, второй триггер 14, информационный вход которого является вторым входом вычислительного элемента, триггер 15 поразрядной суммы информационный вход которого является входом порязрядной суммы вычислительного элемента, триггер 16 переноса, информационный вход которого является входом переноса вычислительного элемента, и элемент И 17, входы которого соединены с выходами триггеров 13 и 14, а его выход - с первым,5 10 15 20 25 30 35 40 45 50 55 входом одноразрядного сумматора 8, к двум другим входам которого подведены выходы триггеров 15 и 16. Выходы поразрядной суммы и переноса одноразрадного сумматора 18, также как и выходы первого 13 и второго 14 триггеров, являются одноименными выходами вычислительного элемента. Все вычислительные элементы первой строки матрицы 5, кроме двух старших вычислительных элементов этой строки, могут не содержать одноразрядного сумматора 18, а также триггеров 16 и 15 переноса и поразрядной суммы, при этом выход элемента И 7 является выходом по- поразрядной суммы вычислительного элемента. Все вычислительные элементы второй строки матрицы 5, кроме двух старших вычислительных элементов этой строки, могут не содержать триггера 16 переноса, а вместо одноразрядного сумматора 18 содержать полусумматор 18.Каждый управляющий элемент 6 из ,группы 7 содержит первый 19, второй 20, третий 21, четвертый 22 триггеры и триггер 23 переноса, причем информационные входы этих триггеров являются одноименными входами уп 1.авляющего элемента. Инверсный выход триггера 19 и выход триггера 21 соединены с входами первого элемента И 25. Выходы элементов И 24 и 25 соединены с входами одноразрядного сумматора 26 к третьему входу которого подключен выход триггера 23. Выходы суммы и переноса одноразрядного сумматора 26 являются соответственно корректирующим выходом и выходом переноса управляющего элемента, а первым и вторым выходами управляющего элемента являются соответственно выходы третьего 21 и четвертого 22 триггеров.Устройство по первому варианту дополнительного содержит накапливающий сумматор 27 (фиг.1), первые йнформационные входы которого поразрядно соединены с выходами поразрядных сумм (и-) старших вычислительных элементов последней строки матрицы 5, а его вторые информационные входы поразрядно связаны с выходами переносов вычислительных элементов последней строки матрицы 5. Вход Знак произведения" накапливающего сумматора 27 соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12. Корректирующий вход накапливающегосумматора 27 подключен к корректирующему выходу последнего управляющего элемента 6 в группе 7. Управляющий вход накапливающего сумматора 27 подключен к шине установки в "0" 28, а его выходы соединены с выходной шиной устройства 29.Накапливающий сумматор 27 содержит п-разрядный первый регистр 30 (и) младших информационных входов которого являются первыми информационными входами накапливающего сум" матора, а старший информационный вход является входом коррекции накапливающего сумматора, (и+1)-разрядный второй регистр 31, п младших информа-. ционных входов которого являются вторыми информационными входами накапливающего сумматора, а старший инФормационный вход является входом Знак произведения накапливающего сумматора, (и+1 о 8 И)-разрядный третий регистр 32 (где И - размерность обрабатываемых векторов), выходы которого поразрядно соединены с первыми входами 1 оя И+и старших одноразрядных сумматоров из первой группы одноразрядных сумматоров 33, включающей в себя 1 оВИ+и+1 одноразрядных сумматоров, Прй этом первый вход младшего одноразрядного сумматора из группы одноразрядных сумматоров 33 соединен с "0". Вторые и третьи входы п младших одноразрядных сумматоров из группы 33 поразрядно соединены соответственно с выходами и младших разрядов регистра 31 и выходами регистра 30. Вторые и третьи входы 1 ор,И+1 старших одноразрядных сумматоров из группы 33 связаны соответственно с выходом старшего разряда 31 и с 0. Выходы поряз - рядных сумм одноразрядных сумматоров из группы 33 поразрядно связаны с первыми входами одноразрядных сумматоров из группы 34, включающей в себя 1 орН+п+1 одноразрядных сумматоров. Выходы переносов 1 о 8 И+и младших одноразрядных сумматоров из группы 33 поразрядно связаны с вторыми входами 1 о 8 И+и старших одноразрядных сумматоров из груп пы 34, а второй вход младшего одноразрядного сумматора в группе 34 соединен с 0. К третьим входам одноразрядных сумматоров из группы 34 поразрядно подведены выходы (1 оВ И+и+1)-разрядного четвертого регистра 35, управляющий вход которого является управляющим входом на.капливающего сумматора. Одноразрядные сумматорывходящие в группу 33 5 или 34 и имеющие связь с "0", могутбыть заменены на полусумматоры. Выходы поразрядных сумм одноразрядных сумматоров из группы 34 и выходы переносов 1 орМ+и младших одноразряд- О ных сумматоров из этой же группы поразрядно соединены соответственно с информационными входами регистра 35 и с.информационными входами регистра 32, при этом выходы поразрядных сумм одноразрядных сумматоров из группы 34 являются также выходами накапливающего сумматора.Устройство по второму вариантудополнительно содержит блок 36 распространенияпереносов (Фиг.2), корректирующий вход которого связан с корректирующим выходом, последнего уп- равляющего элемента 6 в группе 7.Вход "Знак произведенная" блока 36 распространения переносов связан с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12.Первые информационные входы блока 36 распространения переносов поразрядно соединены с выходами поразрядныхсумм (и) старших вычислительных элементов последней строки матрицы 5.Вторые информационные входы блока 36 распространения переносов поразрядно связаны с выходами переносов вычис лительных элементов последней строки матрицы 5. Выходы блока 36 распро-странения переносов соединены с выходной шиной устройства 29. Блок 36 распространения переносовсодержит сдвиговой регистр знаковпроизведений 37 (Фиг,6), информационный вход которого является входом"Знак произведения" блока распространения переносов, а также матрицу 38элементов 39 распространения переноса, содержащую и строк, перваястрока имеет п элементов 39 распространения переноса, а каждая последующая строка матрицы 38 имеет на одинэлемент 39 меньше. Первый вход старшего элемента 39 распространения переноса первой строки матрицы 39 является корректирующим входом блока 55распространения переносов. Первыевходы остальных элементов 39 первойстроки матрицы 38 являются первымиинформационными входами блока распространения переносов. Вторые вхоУстройство по нервому варианту работает следующим образом. В первом такте на входы регистра 2 первго операнда и на входы ре 55 12803ды элементов 39 первой строки матрицы 38 являются вторыми информационными входами блока распространения переносов. Выходы поразряднойсуммы и переноса каждого элемента39 связаны соответственно с первымвходом элемента 39 того же веса следующей строки матрицы 38 и вторым,входом элемента 39 следующей строки матрицы 38, имеющего вес на еди Оницу больше,.Выходы поразрядных сумммладших элементов 39 всех строкматрицы 38 за исключением двух последних строк матрицы 38 поочередно связаны с информационными входами сдвиговых регистров 40 значенийпроизведений из группы 41 сдвиговыхрегистров значений произведений,содержащей (и) сдвиговых регистров 40, первый сдвиговый регистр 40 Лв группе 41 имеет (и) разрядов, а,каждый последующий регистр 40 вгруппе 41 имеет разрядность на еди, ницу меньшую, чем предыдущий регистр), начиная с младшего элемен 25та 39 первой строки матрицы 38 ипервого регистра 40 в группе 4.Выход поразрядной суммы младшегоэлемента 39 предпоследней строкиматрицы 38 соединен с информационным входом триггера 42, выход которого, также как и выходы сдвиговыхрегистров 40, выход сдвигового регистра 37 и выход поразрядной суммыэлемента 39 распространения переноса последней строки матрицы 38, являются выходами блока распространения переносов.Каждый элемент 39 содержит первый43 и второй 44 триггеры, информационные входы которых являются одноименными входами элемента распространения переноса, а выходы этих триггеров соединены с входами полусумматора 45, выходы поразрядной суммы 45и переноса которого являются одноименными выходами элемента распространения переноса,Кроме того, устройство по первому и второму вариантам содержит шину тактовых импульсов 46, связаннуюс управляющими входами всех регистров и триггеров устройства. 89, 8гистра 4 второго операнда принимается первая пара элементов обрабатываемых векторов, представленная дополнительным двоичным кадам (А = = а.аа а, В= Ъ.Ь,Ь, Ь)Во втором такте содержимое указанных регистров передается на триг. геры 13 и 14 первой строки матрицы 5 вычислительных элементов и на первый дополнительный регистр 10 из группы 11 дополнительных регистров, причем благодаря имеющимся связям между регистрами 2 и 4 с одной старо ны и матрицей 5 вычислительных элементбв и первым регистром 1 О из груп. пы 11, с другой стороны, в триггеры 13 первой строки матрицы 5 вычислительных элементов передается код ЬЫг 1 , аи(г 1 г Ьл/г.1 г а и/11+э аВ в триггеры 14 - код а о(г 11 Ьр/гу". а,(г 2 Ьи/г 12 Ъоаи а в первый дополнительный регистр 1 О из группы11 - код а, Ь, а гЬа 1 г 1 в .пф новременно с этим на регистры 2 и 4 заносится новая пара элементов обрабатываемых векторов.формирование произведения пары элементов обрабатываемых векторов осуществляется в матрице вычисли.ельных элементов 5 в результате передачи информации с вычислительных элементов 1-и строки матрицы 5 на вычислительные элементы (1+1)-й строки этой матрицы. При этом х-е частичное произведение формируется в виде поразрядных конъюнкций содержимого триггеров 13 и 14 вычислительных элемен тов -й строки матрицы 5, а накопление суммы частичных произведений осуществляется в триггерах 15 поразрядных сумм и триггерах 16 переносов вычислительных элементов этой же строки. Наличие дополнительных регистров О обеспечивает возможность формирования произведения при помощи матрицы вычислительных элементов 5 размером и хп.Через триггер 15 старшего вычислительного элемента всех строк матрицы 5, кроме первой, а также через триггеры 15 и 16 старшего вычислительного элемента первой строки матрицы 5 и корректирующий вход накапливающего сумматора 27 осуществляется введение коррекции результата умножения, формируемой в соответствии с таблицей.-1280389 СомножителиА и В Значение произведения без коррекции Коррекция Дополнительные кодызначенийА и В АВ = А В(1-А)(1 - В)=1 - 1 А 1 1 В+41 В 1 1 А +В 1- А 1-1 В А(0; В( 0 П р и м е ч а н и е При А 0 и В 0 на выходах матрицы 5 вычислительньгк элементов результат безкоррекции - А-.1 В 1+1 А В, так как единица представляет собой переносы, выходящие за пределы матрицы 5,Часть коррекции, вводимой через25триггеры 15 старшего вычислительного элемента всех строк матрицы 5,кроме первой, а также через корректи. рующий вход накапливающего сумматораформируется при помощи управляющихэлементов 6.Наличие элемента ИСКЛЮЧАЮЩЕЕ ИЛИ9 и элемента НЕ 8 в схеме устройстваобеспечивает возможность округлениярезультата умножения в процессе егоформирования,На (и+2)-м такте с выходом вычислительных элементов последней строки матрицы 5 значащая часть округленно", 4 О го результата умножения пары элемен тов обрабатываемых векторов, представленная поразрядными суммами и переносами, поступает на входы накапливающего сумматора 27, а знак 45 этого произведения поступает на одноименный вход накапливающего сумматора 27 с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12. Вместе с этим на корректирующий вход накапливающего сумма О тора 27 с одноименного выхода пос леднего управляющего элемента 6 в группе 7 поступает старший разряд коррекции.В каждом последующем такте на входы накапливающего сумматора 27 поступает результат перемножения новой пары элементов обрабатываемых векторов. В накапливающем сумматоре 27 эти результаты последовательносуммируются, образуя скалярное произведение векторов,Элементы новых векторов могут приприниматься на входы устройства поистечении и+1 о 8 Н тактов .после пода 2чи последней пары элементов предыдущих векторов. В течение п+1 оВНхолостых тактов на входы устройствадолжны подаваться нулевые операнды,что необходимо для распространенияпереносов в накапливающем сумматоре 27. В устройстве по второму варианту формирование произведения двух сомножителей в виде поразрядных сумм и переносов осуществляется также, как в устройстве по первому варианту, Применение блока 36 распространения переносов вместо накапливающего сумматора 27 позволяет существенно повысить быстродействие устройства при вычислении ноэлементного произведения векторов, так как при этом в работе устройства отсутствуют холостые такты и, следовательно, в каждом такте на входы устройства может приниматься новая пара элементов обрабатываемых векторов. Формула изобретения 1. Устройство для вычисления произведения векторов, содержащее матри 280389цу и хп вычислительных элементов (где п - количество значащих разрядов операндов; п - нечетное), регистры первого и второго операндов и накапливающий сумматор, причем 5 первая входная шина устройства соединена с информационными входами регистра первого операнда, вторая входная шина устройства соединена с информационными входами регистра второго операнда, первые входы вычислительных элементов нечетных и четных столбцов Фпервой строки матрицы поразрядно соединены соответствеино с выходами регистра второго операнда и выходами регистра первого операнда начиная с младших разрядов регистров и с младших вычислительных элементов, вторые входы вычислительных элементов нечетных и четных столбцов первой строки матрицы поразрядно связаны начиная с младших вьчислительных элементов с выходами соответственно регистра первого операнда, начиная ,с младшего разряда регистра и регистра второго операнда начиная с разряда, последующего за младшим, информационные входы первой группы накапливающего сумматора поразрядно со-ЗО единены с выходами поразрядных сумм (и) старших вычислительных элементов последней строки матрицы, информационные входы второй группы накапливающего сумматора поразрядно соединены с выходами переносов вычислитель 35 ных элементов последней строки мат.рицы, управляющий вход накапливающего сумматора подключен к шине установки в ноль устройства, выходы накапливаю щего сумматора соединены с выходной шиной устройства, шина тактовых импульсов устройства соединена с управляющими входами регистров, о т л и - ч а ю щ е е с я тем, что, с целью уменьшения аппаратурных затрат при вычислении скалярного произведения векторов устройство содержит элемент НЕ, первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, группу управляющих элемен-. 5 О тов и группу регистров, причем входы переноса и поразрядной суммы старшего вычислительного элемента первой строки матрицы соединены с выходом знакового разряда одного из регистров операндов, выход знакового разряда другого регистра операндов соединен с входом переноса первого управляющего элемента группы, входы переноса и поразрядной суммы вычислительного элемента последующего застаршим в первой строке матрицы, со.единены с выходом элемента НЕ, входкоторого соединен с выходом первогоэлемента ИСКЛЮЧАЮ 0 ЕЕ ИЛИ, соединенного своими входами с выходами знаковых разрядов регистров операндов,выход переноса каждого вычислительного элемента матрицы соединен с входом переноса последующего вычислительного элемента в столбце матрицы,выход поразрядной суммы каждого(1 уД) го (1 1 уупу 1 11 п) Вычислительного элемента матрицы соединен с входом поразрядной суммы(1+1, +1)-го вычислительного элемента матрицы, первый выход каждого(1,1)-го вычислительного элементаматрицы, номер которого не равен(Г и/21+., 1+21) или (Г и/2 Ч+1, 2+2 Е),где 1 с = 0,1,2 и-Гп/21-1, соединен с первым входом (+1, 1)-говычислительного элемента матрицы,первый вход каждого (, 1)-го вычислительного элемента матрицы, номеркоторого равен (Гп+21+1+1, 1+21)или (Гп/21+1+Е, 2+21), соединен свторым выходом (-1, (1+21)шой и)-говычислительного элемента матрицы,второй выход каждого (1,1)-га вычислительного элемента матрицы связан с вторым входом (1+1, 1+2)-говычислительного элемента матрицы,при этом второй вход каждого (д,1)го вычислительного элемента матрицы,номер которого равен (1, 1) или(1, 2), где 1 = 2,3,4Гп/2), соединен соответственно с выходом второго или первого младшего разряда(1-1)-го регистра группы, второйвход каждого вычислительного элемента матрицы, номер которого равен(ш,1) или (т,2), где т=Гп/21+1,п/2+2, и/21+3и соединен соответственно с вторым выходом (тп,и)-го или (ш, и) -го вычислительных элементов матрицы, вход поразрядной суммы вычислительного Ълемента старшего столбца матрицы з.-й строки матрицы соединен с корректирующим выходом (д)-го управляющегоэлемента группы, первый и второйвходы которого соединены соответственно с вторыми выходами (-2, и)го и (1-2, и)-го вычислительныхэлементов матрицы, третий и четвертый входы и вход переноса (1-1)-гоуправляющего элемента группы соеди1280389 13 35 иены соответственно с первым и вторым выходами и выходом переноса (-2)-го управляющего элемента груп" пы, первый и четвертый входы первого управляющего элемента группы соединены соответственно с выходами младшего и знакового разрядов регистра второго операнда, второй и третий входы первого управляющего элемента группы соединены соответственно с 10 выходами младшего и знакового разрядов регистра первого операнда, первый и второй выходы последнего управляющего элемента группы соединены с входами второго элемента15 ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого под" ключен к входу "Знак произведения" накапливающего сумматора, корректирующий выход последнего управляющего элемента группы соединен с корректи рующим входом накапливающего сумматора, выходы 1.п/2старших разрядов регистров первого и второго операндов соединены с информационными входами первого регистра группы, причем соединение выполнено таким образом, что старший разряд регистра первого операнда соединен со старшим разрядом первого регистра группы, а все выходы каждого из регистров группы за исключением выходов двух младших разрядов регистров поразрядно соединены с входами последующего дополнительного регистра группы. 2. Устройство по п. 1, о т л и - ч а ю щ е е с я тем, что управляющий элемент содержит одноразрядный сумматор, первый и второй элементы И, первый, второй, третий, четвеР О тый триггеры и триггер переноса, причем информационные входы первого, второго, третьего, четвертого триггеров и триггера переноса являются соответственно первым, вторым, третьим, четвертым входами и входом переноса управляющего элемента, инверсный выход первого триггера и прямой выход третьего триггера соединены с входами первого элемента И, инверсный выход триггера и прямой выход четвертого триггера соединены с входами второго элемента И, выходы первого и второго элементов И соединены с входами одноразрядного сумматора, к третьему входу которого подключен выход триггера переноса, выходы суммы и переноса одноразрядного сумматора являются соответственно кор 14ректирующим выходом и выходом.перено са управляющего элемента, первый и второй выходы управляющего элемента соединены соответственно с прямыми выходами третьего и четвертого триггеров.3. Устройство для вычисления произведения векторов, содержащее матрицу п хп вычислительных элементов (где п - количество значащих разрядов операндов; и - нечетное), регистры первого и второго операндов, причем первая входная шина устройствасоединена с информационными входамирегистров первого операнда, втораявходная шина устройства соединена синформационными входами регистравторого операнда, первые входы вычислительных элементов нечетных ичетных столбцов первой строки матрицы поразрядно соединены соответственно с выходами регистра второго операнда и выходами регистра первого операнда начиная с младших разрядоврегистров и младших вычислительныхэлементов матрицы, вторые входы вычислительных элементов нечетных ичетных столбцов первой строки матрицы поразрядно соединены начиная смладших вычислительных элементовматрицы с выходами соответственнорегистра первого операнда начиная смладшего разряда и регистра второгооперанда начиная с разряда, последующего за младшим, шина тактовых импульсов устройства соединена с управ.ляющими входами регистров устройства, о т л и ч а ю щ е е с я тем,что, с целью уменьшения аппаратурных затрат и увеличения быстродействияпри вычислении поэлементного произведения векторов, оно содержит блокраспространения переносов, элементНЕ, первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, группу управляющих элементов и группу регистров, причемвходы переноса и поразрядной суммы старшего вычислительного элемента первой строки матрицы соединеныс выходом знакового разряда одного из регистров операндов, выход знакового разряда другого регистра операндов соединен с входом переносапервого управляющего элемента групПы, входы переноса и поразряднойсуммы вычислительного элемента, последующего за старшим в первой строке матрицы, соединены с выходом элемента НЕ, вход которого соединен с10 15 20 25 30 35 40 45 50 выходом первого элемента ИСКЛОЧА 10 ЦЕЕ ИЛИ, соединенного своими входамис выходами знаковых разрядов регистров операндов, выход переноса каждого вычислительного элемента матрицы соединен с входом переноса последующего вычислительного элемента в столбце матрицы, выход поразрядной суммы каждого (д,3)-го вычислительного элемента матрицы соединенс входом поразрядной суммы (+1,3+1)-го вычислительного элементаматрицы, первый выход каждого (1,3)го вычислительного элемента матрицы, номер которого не равен (Гп/21++1 с, 1+21 с) или (Гп/21+1 с, 2+21 с),где 1 с = 0,1,2п-Гп/21-1, соединен с первым входом (1+1, 3)-говычислительного элемента матрицы,первый вход каждого (,3)-го вычислительного элемента матрицы, номеркоторого равен (Гп/21+1+Е, 1+21)или (Гп/2+1+1, 2+21), соединен свторым выходом (1-1, Ц+2 Е) шой и)-говычислительного элемента матрицы,второй выход каждого (,3)-го вычислительного элемента матрицы соединен с вторым входом (+1, 3+2)-говычислительного элемента матрицы,второй вход каждого (1,3)-. го вычислительного элемента матрицы, номеркоторого равен 1, 1 или Г, 2 (где1 = 2,3,4Гп/21), соединен соответственно с выходом второго илипервого младшего разряда (Г)-горегистра группы, второй вход каждого вычислительного элемента матрицы,номер которого равен (ш,1) или (т,2)где шдГп/21+1,Гп/21+2,Гп/21+3п,соединен соответственно с вторымвыходом (ш, п)-го или (ш,н)-говычислительных элементов матрицы,вход поразрядной суммы вычислительных элементов старшего столбца матрицы каждой 1-й строки соединен скорректирующим выходом (д)-го управляющего элемента группы, первый ивторой входы которого соединены соответственно с вторыми выходами(-2, и)-го и (-2, п)-го вычислительных элементов матрицы, третий и четвертый входы и вход переноса (1-1)-го управляющего элементагруппы соединены соответственно спервым и вторым выходами и выходомпереноса (1-2)-го управляющего элемента группы, первый и четвертый входы первого управляющего элементагруппы соединены соответственно с выходами младшего и знакового разрядов регистра второго операнда, второй и третий входы первого управляющего элемента группы соединены соответственно с выходами младшего и знакового разрядов регистра первого операнда, первый и второй выходы последнего управляющего элемента группы соединены с входами второго элемента ИСКЛЮЧАЮЩЕЕ ГЛИ, выход которого подключен к входу "Знак произведенияблока распространения переносов, корректирующий выход последнего управляющего элемента группы соединен с корректирующим входом блока распространения переносов, входы поразрядных сумм (и-) старших вычислительных элементов последней строки матрицы юразрядно соединены с информационными входами первой группы блока распространения переносов, выходы переносов вычислительных элементов последней строки матрицы поразрядно соединены с информационными входами второй группы блока распространения переносов, выходы блока распространения переносов связаны с выходной шиной устройства, выходы п/21 старших разрядов регистров первого и второго операндов соединены с информационными входами первого регистра группы, причем соединение выполнено таким образом, что старший разряд регистра первого операнда соединен со старшим разрядом первого регистра, а все выходы каждого из регистров группы за исключением выходов двух младших разрядов регистра поразрядно соединены с входами последующего регистра группы. 4. Устройство по п, 3, о т л и ч а ю щ е е с я тем, что управляющий элемент содержит одноразрядный сумматор, первый и второй элементы И, первый, второй, третий, четвертый триггеры и триггер переноса, причем информационные входы первого, второго, третьего, четвертого триггеров и триггера переноса являются соответственно первым, вторым, третьим, четвертым входами и входом переноса управляющего элемента, инверсный выход первого триггера и прямой выход третьего триггера соединены с входами первого элемента И, инверсный выход второго триггера и прямой выход четвертого триггера соединены с входами второ