Устройство для проверки выполнения последовательности команд микропроцессора

СОЮЗ СОВЕТСНИХСОЦИАЛ ИСТИЧЕСНИХРЕСПУБЛИК 4787 А 1(5 КОМИТЕТ СС ЕНИЙ И ОТНР УДАРСТВЕНН ДЕЛАМ ИЗОБ ВСРТГ"-"" ПИСАНИЕ ИЗОБРЕ)3,ЫА:ЯУ РСКОМУ СИИ ТЕЛЬ 24 Бюл ин .8 4208359,8, опублик. 197(56) Патрик П.способ самоиспькомпьютеров.1983, с. 35.Патент СШАкл. С 06 Р 11/ фазанг М 1 сгоЪ 1 е -тания сложных микроЭлектроника, У 5,(54) УСТРОИСТВО ДЛЯ ПРОВЕРКИ ВЫПОЛНЕНИЯ ПОСЛЕДОВАТЕЛЬНОСТИ КОМАНД МИКРОПРОЦЕССОРАИзобретение относится к вычислительной технике, а именно к устройствам самопроверки микропроцессора в процессе выполнения основных функций. Цель изобретения - расширение функциональных возможностей устройства за счет проверки выполнения последовательности команд в режиме отработки прерывания. Устройство содержит сигнатурный регистр, блок компаратора, буферный регистр эталонной сигнатуры, реверсивный счетчик, оперативный запоминающий блок, буферный блок развязки, блок управления, формирователь такта, постоянный запоминающий блок, мультиплексор.2 з.п. ф-лы, 10 ил.1247874 йюхро /ювиЕ ЯИЮУ ЮОф 7 Д/Щу Составитель Ц. Ванюхинктор Л. Авраменко Техред З,чижмар Корректор Е, Сирохма Производственно-полиграфическ прерию Ю Ю 4 М ЯЕЮУ И/РВГУ ЩС 57 У МНВЯ 8 87 ЮС йЖЮ Заказ 4127/49 ВНИИПИ по 113035, ИТираж 67 сударстве лам изобр ква, ЖПодписное ного комитета СССР тений и открытий Раушская наб., д. 4дприятие, г. Ужгород, ул. Проектная,12478Изобретение относится к вычислительной технике и может быть использовано для самопроверки микропроцессоров в процессе выполнения ос,новных функций, а также для тестовой 5проверки микропроцессорной системы.Цель изобретения - расширениефункциональных возможностей за счетпроверки выполнения последовательности команд в режиме обработки 10впрерывания.На фиг,1 приведена функциональная схема устройства; на фиг.2выполнение блока управления; нафиг.З - выполнение формирователя 15такта; на фиг.4 - выполнение сигнатурного регистра, на фиг. 5-10 -временные диаграммы работы устройства.Устройство содержит сигнатурный 20регистр 1, блок 2 компаратора, буферный регистр 3 эталонной сигнатуры, реверсивный счетчик 4, оперативный запоминающий блок 5, компаратор 6 блока 2 компаратора, буферный блок развязки 7, блок 8 управления, формирователь 9 такта, постоянный запоминающий блок 10, мультиплексор 11,Блок 8 управления содержит (фиг.2) .ЗОпервый дешифратор 12, первый элемент И 13, первый Р-триггер 14,первый элемент И-НЕ 15, второй элемент И 16, третий элемент И 17, одновибратор 18. резистор 19, второй20 и третий 21 элементы И-НЕ,второй Э-триггер 22, первый инвертор23, третий Э-триггер 24, четвертый25 элемент И, двоичный реверсивныйсчетчик 26, четвертый 27 и пятый 28 40элементы И-НЕ, второй инвертор 29,второй дешифратор 30, третий инвертор 31, шестой элемент И-НЕ 32,четвертый инвертор ЗЗ, пятый инвертор34, седьмой 35 элемент И-НЕ, четвертый Э-триггер 36, шестой инвертор 37, восьмой элемент И-НЕ 38,седьмой инвертор 39, девятый элемент И-НЕ 40, пятый 0-триггер 41,восьмой инвертор 42, шестой В-триггер 43, десятый 44 и одиннадцатый45 элементы И-НЕ; пятый 46 и шестой47 элементы И.Блок 2 компаратора устройства содержит триггер ошибки 48.55Формирователь 9 такта (фиг.З)содержит 0-триггер 49, первый эле"мент И-НЕ 50, инвертор 51, второй 74 гэлемент И-НЕ 52, одновибратор 53,третий элемент И-НЕ 54, элемент И 55конденсатор 56, резисторы 57 и 58.Сигнатурный регистр 1 (фиг,4)содержит буферы 59 и 60, восьмиразрядный сдвиговый регистр на восьмиП-триггерах 61-68, элемент И 69,одиннадцать элементов ИСКЛЮЧАЮЩЕЕ ИЛИ70-80.Устройство предназначено дляпроверки однокристальных восьмиразрядных микропроцессоров типа 1 ИТЕЬ8080, 8085,Однако принципиально возможно длямикропроцессоров с другой системойкоманд и другой внутренней архитектурой.Устройство для проверки выполнения последовательности команд микропроцессора типа 1 ХТЕЬ 8080, 8085из: восьмиразрядного параллельногопроцессора типа 1 ИТЕЬ 8080,8085 состоит из: восьмиразрядного параллельного сигнатурного регистра 1 (ЯК 1),предназначенного для .формирования текущего значения сигнатуры шины данныхДО-Д 7 микропроцессорной системыМПС) (фиг.4) блока 2 компаратора(фиг.1); восьмиразрядного буферногорегистра 3 эталонной сигнатуры (ВКЯ)для хранения значения эталонной сигнатуры (микросхема 589 ИР 12); шестиразрядного реверсивного двоичногосчетчика 4 (СТ 2) (работа счетчикааналогична работе указателя стекамикропроцессора 1 ИТЕЬ 8080 р 8085)(микросхема 5 ЭЗИЕ 7), оперативногозапоминающего блока 5 (ВАМ) (864),предназначенного для хранения зна-.чения текущей сигнатуры при обработке прерывания (микросхема 155 РУ 2);восьмиразрядного компаратора 6(СОМР), входящего в состав блока 2и предназначенного для сравнения текущей сигнатуры, поступающей с выхода Ж 1 на вход А компаратора б иэталонной сигнатуры поступающейс выхода ВКЯ 3 на вход В компаратора б (микросхема 531 СП 1,155 ТМ 2);восьмиразрядного буфера 7 (ВР 7),предназначенного для электрическойразвязки выхода ЯК 1 и выхода ВАМ 5(микросхема 589 АП 16)" восьмиразрядного мультиплексора 11 (МИХ), предназначенного для коммутации адресной шины АО-А 7 микропроцессора ивыхода постоянного запоминающегоблока кОМ 10 на вход ВКЯЗ (микросхе 124787455 ма 533 КП 11); постоянного запоминающего блока 10 (КОМ), предназначенного для хранения значения эталонных сигнатур для команд КБТМ по прерыванию, и трех первых машинных циклов команды САЬЬ по прерыванию (микросхема 556 РТ 4).Устройство работает следующим образом.При осуществлении проверки выполнения последовательности команд микропроцессора 1 ИТЕЬ 8080, 8085 рабочая программа разбивается контрольными точками трех видов. Каждая контрольная точка состоит из двух последовательных команд вывода (для микропроцессоров. 1 ИТЕЬ 8080, 8085).Вид контрольной точки определяется адресом первой команды вывода. С подачей напряжения питания в МП системе формируется импульс сброса, который устанавливает МПС в исходное состояние.Одновременно импульс сброса подается на вход установки нуля счетчика 4 оперативного запоминающего блока 5 (ОЗУ), на вход "Сброс" установки нуля сигнатурного регистра 1 (БК 1) и на вход "Сброс" установки начального состояния блока 8 управленияСхема устройства приводится в исходное состояние. Установка исходного состояния может быть осуществлена также программно подачей команды вывода ОИТ "Уст (для микропроцессора 1 ЯТЕЬ 8080,8085). После снятия импульса сброса микропроцессор начинает выполнять алгоритм, зашитый в ПЗУ МП системы. Управляющие сигналы (БТ и Ф 2) с генератора тактовых импульсов 580 ГФ 24 МП системы и управляющий сигнал микропроцессора "Синхро" поступают на, элемент 52 формирователя 9 такта (ФТ) Элемент 9 (ФТ) формирует два тактовых импульса "Сннкро т 2-"Такт(" (фнг.э) н "Чтение Ф 2 Р - "Такт 2" (фиг,б) для машинных циклов микропроцессора М 1, цикла прерывания, цикла чтения ЗУ и один тактовый импульс "Такт 1" для остальных машинных циклов формирозатель 9 такта работает следующим образом (фиг.З и фиг. 5 и 6).Сигнал ф 2 через инвертор 51 поступает на первый вход элемента И-НЕ 52, на другой вход которого поступает сигнал "Синхро", при этом на 5 0 5 20 25 30 35 40 45 50 амкояе элемента И-НЕ 5 э, фррмируется сигнал "Такт 1 - "Синхро" 12 (фиг.4).Сигнал Ф 2 через инвертор 51 одновременно поступает на первый вход элемента И-НЕ 50,на другой вход которого поступает сигнал "Чтение" из шины контроля МПС системы, на выходе элемечта И-НЕ 50 формируется сигнал Ф 2, "Чтение", который поступает на К-вход одновибратора 53, при этом на прямом выходе одновибратора 53 формируется положительный импульс, длительность которого задается элеменуами 57 К и 56 С одновибратора 53. Импульс с выхода одновибратора 53 поступает на второй вход элемента И-НЕ 54, первый вход которого соединен с прямым выходом триггера 49. Выход триггера 49 стробирует сигнал "Такт 2" на время машинных циклов М 2, МЗ команды САЬЬ по прерыванию, это достигается тем, что на 0-вход триггера 49 с блока управления на время М 2, МЗ поступает сигнал логического нуля, при наличии сигнала "Чтение" на тактовом .входе триггера 49. С приходом сигналов "Такт 1" и "Такт 2" на входы элемента И-НЕ 55 на выходе элемента формируется сигнал "Такт", который подается на БК 1. По переднему фронту импульса "Такт 1" информация о слове состояния .микропроцессора с шины данных ДО-Д 7 поступает в БК 1. По переднему фронту импульса ТАКТ 2 в БК 1 с шины данных ДО-Д 7 поступает байт команды или байт данных из ПЗУ системы. Длительность импульса ТАКТ 2 задается конденсатором 56 и резистором 57 схемы формирователя 9 так-. та, При этом передний фронт импуль-. са "Такт 2", используемый для стробирования установившейся информации в шине данных ДО-Д 7, должен находиться не ближе 150 нс от переднего фронта такта Ф 2 в машинном цикле "Чтение" (параметр, задаваемый с ТУ на кристалл микропроцессора) и не ближе 100 нс (исходя из принципов работы устройства). С приходом с выхода формирователя 9 на тактовый вход сигнатурного регистра 1 сигна,лов "Такт 1" или "Такт 2" в БК 1 формируется новое значение текущей сигнатуры шины данных микропроцессора ДО-Д 7.Значение текущей сигнатуры а прямых выходов триггеров 61-68 подает 124787420 МОЧ А,М МОЧ А,М1 МХ Н 1 НХ НРПБН Н РПБН Н ся на выход сигнатурного регистра. При наличии сигналов "Сброс" или КЕБ 1 .Р-триггеры 61-68 устанавливаются в нулевое состояние. При наличии сигнала ИКБК 1 на входах Б-триггеров 61-68 через буферы 59-60 подается значение сигнатуры из ОЗУ 5 до прерывания.Происходит запись н сигнатурный 10 регистр 1 значений сигнатуры, хранившейся в ячейке ОЗБ 5. В контрольных точках происходит сравнение текущей сигнатуры с эталонной.В контрольной точке В 1 по ко маиде ОИТ У 1 от шины данных ДО-Д 7 отключаются нсе периферийные устройства МП системы. В блоке 8 управления формируется сигнал СБПУ для МП системы(фиг.7), В третьем машинном цикле - цикле нывода команды ОИТ.на первом выходе блока 8 формируется импульс записи 1 ПВКБ (фиг.7). Этим импульсом производится запись значения эталонной сигна туры по шине адреса АО-А 7 через мультиплексор 11 в буферный регистр 3 эталонной сигнатуры (ВКБ).С выхода ВКБ 3 значение эталонной сигнатуры поступает на вход "В" ком- З 0 паратора 6. На вход "А" компаратора 6 поступает значение текущей сигнатуры из БК 1. Сравнение текущей и эталонной сигнатуры н контрольной точке 1 производится по заднему фронту импульса записи БТКС. Сигнал БТКС с выхода блока 8 поступает на тактовый вход Р-триггера 48. По заднему фронту этого импульса и при наличии на Р-входе триггера 48 сиг нала уровня "лог.1" на прямом выходе триггера 48 Формируется сигнал ошибки, который может быть использован для остановки микропроцессора или для индикации возникновения ошибки. На третьем выходе блока 8 последовательно за импульсом записи ИКВКБ формируется импульс устанонки нуля КЕБ 1 сигнатурного регистра 1 (Фиг,7), которым сигнатурный регистр 1 устанавливается в нулевое состояние.Контрольная точка типа 1 ставится в любом месте программы произвольно по желанию программиста.Пример 1.РПБН РБ 17ОЧТ И 1 контрольная ОЧТ Б,( точка В 1 ККСККС РПБН РБИККСККСИсходныйучастокпрограммы Исходныйучастокпрограммы сконтрольнойточкой У 1Для получения однозначных сигнатур контрольную точку У 1 необходимо также ставить перед циклами в программе.Пример 2.1 И фР 9 Н 1 И 4 Р 9 НМОЧ Е,М МОЧ Е,МРСК Е ОПТ И 1Щг БОПТ БРСК Е1 иг Б Контрольная точка У 2 ставится для получения однозначных сигнатур перед командами переходов 1 МР, 1 МР (по услонию) СА 1 ЛСА 1 Л, (по условию) КЕТ, КЕТ (по условию), КБТИ (Пример В 3).Пример 3.1 И 6 Г 9 Н 1 И 4 Р 9 НМОЧ Е,М МОЧ Е,МРСК Е РСК Е1 Мг БОПТ И 2 1 контрольнаяОПТ Бточка У 21 мг Б-З Работа устройства при отработке контрольной точки У 2 аналогична работе контрольной точке В 1 за тем исключением, что импульс сравненияэталонной и текущей сигнатуры происходит по заднему фронту сигнала БТКС, формируемого блоком 8 в третьем машинном цикле команды перехода(фиг.8), На выходе блока 8 последовательно за импульсом формируется импульс установки нуля КЕБ 1 сигнатурного регистра 1, который устанавливает сигнатурный регистр 1 внулевое состояние. Для команды КЕТ по условию при не выполнении условия импульс сравнения БТКС с. выходаблока 8 не формируется. Сравнениеэталонной и текущей сигнатуры вэтом случае происходит в следующейпо ходу программы контрольной точке.В режиме прерывания в первом машинном цикле - цикле прерываниякак для команды КЯТМр так и длякоманды САЬЬ на третьем выходе бло.ка 8 формируется импульс записиЮККАМ, длительностью не менее 70 нс(фиг.9). Длительность импульсаБКАМ определяется выбором элементов схемы генератора такта 580 Гф 24 МП системы, По импульсу ИККАМ значение текущей сигнатуры через буфер ВГ 7 записывается в ячейку КАМ 5. Адрес ячейки КАМ 5 определяется двоичным счетчиком 4.Содержимое счетчика 4 увеличивается по заднему фронту импульса ЮККАМ, После сигнала ЛИАМ блок 8 формирует из сигналов БТ РО сигнал КЕБ 1, который подается на вход начальной установки БК 1.Одновременна по переднему фронтуаннхра Фх рО формируется не седьмом выходе блока 8 сигнал БТК 1 (фиг.9), По сигналу БТК 1 выход постоянного запоминающего блока 10 через мультиплексор 11 подключается на вход буферного регистра 3 эталонной сигнатуры. Сигналом микропроцессора "ТНТЕЬ" 8080, 8 ду 85. "Чтение" в первом машинном цикле прерывания по шине данных ДО-Д 7 на КОМ 10 поступает адрес ячейки, в которой содержится значение эталонной сигнатуры для команд КБТИ по прерыванию или эталонное значение сигнатуры трех машинных циклов команды САЬЬ по прерыванию. Выход КОМ 10 через МИХ 11соединен с ВКБ 3, происходит запись по сигналу ИКВКБ значения ячейки памяти КОМ 10 в ,ВКЯ 3.В третьем машинном цикле команд. КБТЯ или САЬЬ по прерыванию происходит сравнение текущей сигнатуры команд КБТЯ или трех машинных циклов команды САЬЬ с эталонной сигнатурой по заднему фронту сигнала БТКС, поступившего с второго выхода блока 8. В конце третьего машинного цикла команд КБТИ или САЬЬ формируется импульс КЕБ 1, который подается на вход "Сброс" установки нуля БК 1 (фиг.9). Перед командой выхода из подпрограммы прерывания КЕТ или КЕТ по условию необходимо вставить контрольную точку У 3. По команде вывода происходит отключение пери- ферийных устройств МП системы от 5 10 15 20 25 30 35 40 45 50 55 шины данных ДО-Д 7, Одновременно ВГ 7 по сигналу БТК 2 отсоединяет выход ЯК 1 от шины данным КАМ 5. В третьем машинном цикле команды ОУТБ в блоке 8 формируется импульс записи ИКВКЯ, при этом значение эталонной сигнатуры с шины адреса АО-А 7 записывается в ВКЯ 3. В третьем машинном цикле команды возврата КЕТ или КЕТ по условию блок 8 формирует импульс сравнения БТКС. В блоке 2 компаратора происходит сравнение текущей и эталонной сигнатуры. По заднему фронту сигнала БТКС в блоке 8 формируется сигнал 4 КБК 1. По этому сигналу значение сигнатуры до прерывания из КАМ 5 поступает в БК 1.Работа блока 8 управления происходит следующим образом. С подачей напряжения питания в МПС формируется импульс сброса, который поступает на вход "Сброс" блока 8 управления (СИ 8). При этом триггеры 24 и 22, счетчик 26 устанавливается в нулевом состоянии. Одновременно импульс сброса через элемент 17 поступает на К-вход одновибратора 18. При этом на прямом выходе одновибратора 18 формируется положительный импульс, который через элемент И-НЕ 20 поступает на вход установки триггера 14 и на тактовый вход триггера 24. При отработке контрольной точки Ф 1 с выхода .3 дешифратора 12 формируется импульс,который устанавливает триггер 14 в нулевое состояние. Одновременно со входа установки нуля счетчика 26 снимается уровень лог. 1".При этом содержимое двоичного реверсивного счетчика 26 будет увеличиваться на единицу с приходом каждого импульса БТ Д 5 на вход сложения (+) или уменьшаться на единицу с приходом каждого импульса БТ 05 на вход вычитания (-) счетчика 26.В первой контрольной точке при достижении двоичным реверсивным счетчиком 26. значения Р в 16-й системе счисления на выходе 1 дешифратора 30 устанавливается сигнал уровня лог "0", который через инвертор 31 поступает на вход элемента 32. С приходом сигнала "Запись" с выхода "Запись" МПС на вход блока 8 управления уровень лог. "0" через инвертор 33 поступает на другой510 15 20 25 ,30 35 40 45 50 55 вход элемента 32. При этом на выходе элемента 32 формируется сигнал МКВКБ, который поступает на первый выход блока 8. Одновременно сигнал "Зались" через инвертор 33, элемент 15 И-НЕ, элемент 16 И поступает на второй выход блока 8 управления, формируя сигнал БТКС, Этим сигналом производится стробирование блока .6 компаратора устройства и одновременно передним фронтом этого сигнала производится запуск одновибратора 18. На прямом выходе одновибратора 18 формируется положительный импульс, который через элемент И-НЕ 20 поступает ка Я-вход триггера 14, устанавливая его в единичное состояние, на С-вход тригге,ра 24, приводя его в нулевое состояние. При этом сбрасывается в ноль счетчик 26.Отрицательный импульс с инверсного выхода одновибратора 18 поступает на Б-вход триггера 36, устанавливая его в единичное состояние, Блок 8 управления приводится в исходное состояние, Отрицательный импульс с инверсного выхода одновибратора 18 одновременно поступает через инвертор 39 на тактовый вход с триггера 22, подтверждая его нулевое состояние. При отработке контрольной точки У 2 на выходе 2 дешифратора 12 формируется отрицательный импульс, который устанавливает триггер 24 в единичкое состояние, при этом снимается уровень логической единицы со входа установки нуля счетчика 26, при этом тактовые импульсы, поступающие на входы (+) й (-) этого счетчика,изменяют его содержание. При достижении счетчиком 26 значения Р на первом выходе блока 8 управления формируется сигнал НКВКЯ как в контрольной точке У 1. При достижении счетчиком значения Е на выходе 2 дешифратора 30 формируется отрицательный уровень, который через инвертор 34 поступает на вход элемента 35. С приходом на другой вход элемента 35. с выхода "Чтение из памяти" ИПС сигнала "Чтение из памяти" на выходе элемента 35, формируется сигнал, который через схему 16 поступает на второй выход блока 8 управления БТКС, далее схема работает аналогично, как в контрольной точке У 1.В контрольной точке У 3 (выхода из подпрограммы прерывания) сигнал, формируемый на выходе 1 дешифратора 12 (при поступлении команды вывода контрольной точки У 3), устанавливает триггеры 24 и 22 в единичное состояние, формирование на первом, втором выходах блока 8 сигналов ИКВКБ, ЯТКС происходит аналогично, как в коктролькой точке У 2. Но в отличии от контрольной точки У 2 строб, формируемый на выходе одновибратора 18, поступает не на третий выход КЕЯ 1, а на пятый выход 1 гКБК 1, производя запись в сигнатуркый регистр. Триггер 36 формирует импульс установки счетчика 26 в нулевое состояние при выполнении команды КЕТ по условию за один машинный цикл, При поступлении запроса прерывания МПС (фиг.9). В первом машинном цикле команд КЯТИ или САП по прерыванию на выходе элемента И-НЕ 40 формируется отрицательный перепад сигнала "Синхро" ф". РО, который через инвертор 42 поступает на тактовый вход С-триггера 43 при этом триггер 43 устанавливается в нулевое состояние. Сигнал уровня лог "1" с инверсного выхода триггера 43 поступает на вход элемента И-НЕ 44. На другом входе элемента И-НЕ 44 с прямого выхода триггера 41 также подается сигнал уровня лог. 1". При, этом на выходе схемы 44 формируется отрицательный перепад сигнала гЖКАМ. При поступлении сигнала ЯТ на Б-вход триггера 43 триггер устанавливается в единичное состояние, при этом на выходе элемента И-НЕ 44 формируются положительный фронт сигнала ЯИКАМ. Счгнал БТЭО через элемент И 47 уровнем лог. "1" поступает на вход элемента И-НЕ 45, на другой вход которого с прямого выхода триггера 41 поступает сигнал уровня лог. При этом на выходе элемента 45 формируется отрицательный перепад сигнала КЕБ 2. С приходом положительного фронта фигнала "Сикхро" Е Д, на тактовый вход С триггера 41 трйггер 41 устанавливается в нулевое состояние. При этом на выходе элемента 45 формируется положитель 1247874ный фронт сигнала КЕБ 2, который через элемент 46 поступает на третий выход ЮБ 1 блока 8 управления.Таким образом, устройство позволяет проводить проверку выполнения последовательности команд микропроцессора как в процессе выполнения рабочей программы, так и в режиме отработки прерывания, что расширя ет функциональные возможности и повышает так же достоверность контроля по сравнению с прототипом,Устройство позволяет также ликвидировать неопределенность в значе нии получаемых сигнатур для последовательности команд с переменным количеством циклов (например 2 ЕТ по условию для микропроцессора 8080). Это достигается тем, что в предлагае мом устройстве блок управления формирует сигнал по сравнению сигнатур в конце третьего машинного цикла для команд с переменным машинным циклом для каждой контрольной точки. Вслед ствии этого получается однозначное значение сигнатур, что повышает достоверность контроля.Использование устройства позволяет контролировать ход выполнения ЗО рабочей программы в процессе функционирования МП системы. Введение контрольных точек в рабочую программу не влияет на ход выполнения самой программы.35 1Принципиально возможно использование устройства для микропроцессоров 1 ИТЕТ. 8085, 8086.Формула изобретения1. Устройство для проверки выполнения последовательности команд микропроцессора, содержащее формирователь такта, буферный регистр эта лонной сигнатуры, счетчик, сигнатурный регистр, блок компаратора и блок управления, причем первый и второй входы первой группы информационных входов блока управления соеди иены соответственно с первым и шестым разрядами выходной шины данных контролируемого микропроцессора, выходная шина адреса которого соединена с второй группой информационных 5511 входов блока управления, входы Запись", "Чтение из памяти", "Сброс", "Строб", "Синхронизация", "Чтение" 11 11и Такт которого соединены с соответствующими выходами микропроцессорной системы (МПС), выходы 11 Чтение 11, 1 Чтение из памяти , Такт" иСинхронизация МПС соединены с со-. ответствующими входами формирователя такта, первый выход блока управления соединен с входом записи буферного регистра эталонной сигнатуры, вход синхронизации блока компаратора подключен к второму выходу блока управления, третий выход которого соединен с входом обнуления сигнатурного регистра, входы сброса счетчика и сигнатурного регистра соединены с выходом "Сброс" МПС, выход формирователя такта соединен с входом такта сигнатурного регистра, информационный вход которого соединен с выходной шиной данных микропроцессора, выход буферного регистра эталонной сигнатуры соединен с первым информационным входом блока компаратора, выход которого является выходом ошибки устройства, о т л и ч а ющ е е с я тем, что, с целью расширения функциональных возможностей за счет проверки выполнения последовательности команд в режиме отработки прерывания, устройство содержит оперативный запоминающий блок, постоянный запоминающий блок, буферный блок развязки, мультиплексор, причем адресный вход постоянного запоминающего блока соединен с выходной шиной данных МПС, а выход постояннЬго запоминающего блока соединен с первым информационным входом мультиплексора, второй информационный вход которого соединен с выходной шиной адреса МПС, выход мультиплексора соединен с 1информационным входом буферного регистра эталонной сигнатуры, выход счетчика подключен к входной адресной шине оперативного запоминающего блока, двунаправленная шина данных которого соединена с установочным входом сигнатурного регистра, выход которого соединен с информационным входом буферного блока развязки, первый выход которого соединен с двунаправленной шиной данных оперативного запоминающего блока, второй выход буферного блока развязки соединен с вторым информационным входом блока компаратора, четвертый выходблока управления подключен к счетному входу счетчика и к вхоцу записи оперативного запоминающего блока, пятый выход блока управления сое 5 динен с входом записи сигнатурного регистра, шестой выход блока управления соединен с входом выборки кристаллов МПС, седьмой выход блока управления соединен с информациокным входом формирователя такта и с управляющим входом мультиплексора, а восьмой выход блока управления соединен с управляющим входом буферного блока развязки.152. Устройство по п.1, о т л ич а ю щ е е с я тем, что, блок управлекия содержит двоичный реверсивный счетчик, одновибратор, два де-шифратора, шесть П-триггеров, восемь инверторов, шесть элементов И и оциннадцать элементов И-НЕ, причем группа входов первого дешифратора является второй группой информационных входов блока управления, а первый и второй выходы первого дешифратора соединены соответственно с первым и вторым входами первого элемента И, третий вход которого соединен с третьим выходоМ первого дешифратора и с тактовым вхоцом первого 0-триггера, информационный вход которого соединен с шиной нулевого потенциала блока, а инверсный выход соединен с первым входом первого элемента И-НЕ выход которого соединен с прямым вхо 35 дом второго элемента И выхоц которого является вторым выходом блока управления и соединен с первым входом третьего элемента И выход40 которого соединен с входом адковибратора, прямой выход которого соединен с первыми входами второго и третьего элементов И-НЕ, инверсный выход второго 0-триггера соединен сЯ вторым входом второго элемента И-НЕ и через первый инвертор с вторым входом третьего элемента К-НЕ, выход которого является пятым выходом блока управления, иняерсный Б-вход третьего 0-триггера соединен с вы 50 ходом первого элемента И, выход второго элемента И-НЕ соединен с инверсным Б-входом первого 0-триггера и тактовым входам третьего Б-триггера, инверсный К-вход которого соединен с выходом четвертого элемента И, информационный вход третьего элемента 0-триггера соединен с шиной нулевого потенциала блока, инверсный выход третьего В-триггера соединен с входом обнуления двоичного реверсивного счетчика, с входом первого дешифратора и является шестымвыходом блока управления, вход сложения двоичного реверсивного счетчика соединен с выходом четвертогоэлемента И-НЕ, а вход вычитания - свыходом пятого элемента И-НЕ, первыевходы четвертого и пятого элементов И-НЕ соединены с входом "Строб"блока управления, второй вход первой группы вхоцов которого соединенс вторым входом четвертого элемента И-НЕ и через второй инвертор свторым входом пятого элемента И-НЕ,выходы двоичного реверсивного счетчика соединены с входами второгодешифратора, первый выход которогочерез .третий инвертор соединен с первым входом шестого элемента И-НЕ,вход "Запись" блока управления черезчетвертый инвертор соединен с вторыми входами первого и шестого элементов И-НЕ; выход шестого элемента И-НЕявляется первым выхоцом блока управления, второй выход второго,",ешифратора через пятый иквертар соединенс первым входом седьмого элемента И-НЕ, второй яхоц которого соединен с входом "Чтение" блока управления выход седьмого элемента И - НЕсоединен с инверсным входом второгоэлемента И. третий выход второгодешифратора соединен с тактовым входом четвертого 0-триггера и черезшестой инвертор .с первым входом восьмого элемента И-НЕ, второй вход которого соецинен с инверсным выходомчетвертого Л-триггера, а выход -с первым входом четвертого элемента И, второй вход которого подключенк входу "Сброс" блока управления,вход "Сброс" блока управления подключен также к инверсному Р-входувторого Э-триггера и второму входутретьего элемента И, информационные входы второго и четвертогоБ-триггеров соединены с шиной кулевого потенциала блока управления,инверсный выход однояибратора соединен с инверсным Б-входом четвертого1)-триггера и через седьмой инвертор с тактовым входом второго В-триггера, инверсный Б:вход второгоВ-триггера соединен с первым выходомпервого дешифратора, а выход явля 1247874 16ется восьмым выходом блока управления, первый, второй и третий входы девятого элемента И-НЕ подключены соответственно к входам "Синхронизация", "Такт" и к первому входу первой группы входов блока управления,М а выход соединен с тактовым входом пятого Э-триггера и через восьмой инвертор с тактовым входом шестого Э-триггера, инверсный выход которого соединен с первым входом десятого элемента И-НЕ, выход которого является четвертым выходом блока управления, выход пятого Э-триггера соединен с вторым входом-десятого элемента И-НЕ и с первым входом одиннадцатого элемента И-НЕ, выход которого соединен с первым входом пятого элемента И, второй вход которого соединен с выходом второго элемента И-НЕ а выход пятого элемента И является третьим выходом блока управления, второй вход одиннадцатого элемента И соединен с выходом шестого элемента И, первый и второй входы которого подключены к входу "Строб" и первому входу первой группы входов блока управления, инверсные 8-входы пятого и шестого Э-триггеров подключены соответственно к входам "Чтение из памяти" и "Строб" блока управления, информационные входы пятого и шестого Э-триггеров соединены с шиной нулевого потенциала блока,выход пятого Э-триггера являетсяседьмым выходом блокауправления.5, За устройство по пе 1О т л ич а ю щ е е с я тем, что формиро-,ватель такта содержит Э-триггер,одновибратор, элемент И, инвертори три элемента И-НЕ, при этом вход 10 "Такт" группы входов формирователятакта соединен через инвертор с первым входом первого элемента,И-НЕ ис первым входом второго элемента И-НЕ, второй входкоторого под ключен .к входу "Синхронизация" формирователя такта, а выход соединенс первым входом элемента И, вход"Чтение из памяти" формирователя такта подключен к инверсному Я-входу 20 Э-триггера, тактовый вход которогосоединен с входом "Чтение" формирователя такта и с вторым входом первого элементаИ-НЕ, выход которогоподключен к входу одновибраФора,выход одновибратора соединен с первьи входом третьего элемента И-НЕ,второй вход которого подключен к Вы-.ходу Э-триггера, информационныйвход последнего является информа ционным входом формирователя такта,выход третьего элемента И-НЕ соединенс вторым входом элемента И, выход которого является выходом формирователя такта.