Устройство для сопряжения процессора с устройствами ввода вывода

(56) 1. Суперкомна одной плате синтерфейсами ввотроника", 1976,2. АвторскоеУ 845155, кл. С(прототип),ОСУДАРСТВЕННЫИ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ИСАНИЕ ИЗОБР Бкл. У 46ев, В. Г, Страхов, А. Торгашев. 8)понент-компьютерпрограммируемыми да-вывода. - 1 ЭлекУ 3, с, 28-30. свидетельство СССР Об Р 3/04, 1979(54)(57) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С УСТРОЙСТВАМИ ВВОДАВЫВОДА, содержащее блок приема данных, блок передачи данных, блокдешифрации команд процессора, блокформирования сигналов прерывания,блок формирования выходного кодаобратной связи, входные и выходныеинформационные и управляющие регистры и блок анализа входного кодаобратной связи, причем группа входовблока приема данных образует входданных устройства от процессора,групга информационных входов входного информационного регистра образует вход данных устройства отустройств ввода-вывода, группа выходов блока передачи данных образуетвыход данных устройства в процессоргруппа выходов выходного информационного регистра образует выход данных устройства для устройстваввода-вывода, группа входов блокадешифрации команд процессора образует управляющий вход устройства отпроцессора, группа входов входногоуправляющего регистра образует управляющий вход устройства от уст ройств ввода-вывода, группа выходов выходного управляющего регистра4образует управляюцдй выход устройства для устройств ввода-вывода, выход блока формирования сигнала прерывания является выходом прерывания устройства для процессора, группа выходов блока приема данньгх соединена с группой входов данных выходного информационного регистра, с первой группой входов данных выходного управляющего регистра, сгруппой входов данных входных управляющего и информационного регистров, с группой данных блока формирования выходного кода обратной связи, с группой входов кода режимаблока формирования сигнала прерывания, первый выход блока дешифрациикоманд процессора соединен с входомвыборки кода обратной связи призаписи блока формирования выходногокода обратной связи и с входом записи данных выходного информационногорегистра, второй выход блока дешифрации команд процессора соединенс входом записи данных выходного управляющего регистра, третий выходблока дешифрации команд процессорасоединен с входами записи кода режимаблоков формирования выходного кодаобратной связи, анализа входногокода обратной связи, формированиясигнала прерывания и вьгходных управляющего и информационного регистров,четвертый выход блока дешифрациикоманд п.оцессора. соединен с входомвыборки кода обратной связи причтении блок, формирования выходногокода обратной связи и с входом чте1129602 1 О 25 40 а или управляющего кодов поступают на группу 29 элементов ИЛИ, а стар - ший восьмой разряд поступает на элемент ИЛИ 30, на один из входов которого поступает сигнал готовности, синхронизированный на элементе И 28 сигналом чтения, определяемым адресом гоговности. Регистр 31 передачи конца обмена предназначен для передачи в процессор сигнала конца обмена, формируемого Внутри устройства (в блоке 6) по управляющему коду, передача через указанный регистр не синхронизирована.Триггер 39 разрешения прерывания блока 3 (Фиг, 4) предназначен для запоминания одноразрядного признака разрешения формирования запроса прерывания к процессору. Если триг - гер 39 находится в единичном состоянии, элемент И 38 разрешения прерывания пропускает сигнал готовнос - ти, снимаемый с входа 42 установки блока. Если этот триггер находится в нулевом состоянии, элемент И 38 злкрь 1 т и сигнал готовности блоки - рустся, .1 ркзнак разрешения записывается в триггер 39,с опоедепенного разряда шины данных, поступающегонл Вход 40 кода режима, по сигналу 1 Озаписи режима, поступавшему нл Вход4 зл 11 иси кода режима,Конструктивно регистры 5 и 10г;1;кг, 5 к 6) выполнены идентично,И:.Формлцион;1 ый 44 и управляющий 53 р;.г истры приемника служат для приемаи К 1 111 ения кодов р поступающих От Винформационного и управляющего соответствен 11 О. Триггеры 45 и 54 элементы Б 1; 16 и 55 и элементы ИЛИ 47к 56 Ф.1 кслцик предназначены для упрлв -ния по ск. налу готовности данных В регис грах ч 4 и 53 соответственно, Поизнлк 11 р зрешения фиксации записываются в триггеры 45 к 5 ч с Определенных разрядов шины данных, поступа.ю 1 щгх кл Входь 1 48 и 5, по сигналу записи режима, поступающему нл входы 49 и 58 записи кодов режима соответственно. Единичные сигналы на выходах триггеров через соответствующие элементы ИЛИ поступают на входы регистров, отключая функцию Фиксации, Если на выходах триггеров разрешения - нулевые сигналы, то значения сигналов на входах регистров 44 и 53 определяются сигналом готовности, подаваемым на входы 50 и .59 фик: ацкк данных соответствен.но. В момент перехода сигнала го -тонности из нулевого з.,1 ачения в единич 11 ое на входах регистров устаназЛИВЛСТС Я НУЛЕВОЙ СИГНад, ФИКСИРУЮ 1 гвий 1 длин 1 е, храняющиеся в этих регкстрах Глок 6 (фиг 7) В 5 зючагт в себяпамять для хранения кода маски,регистр кода обратной связи, регистринверсии схемы маскирования кодаобратной связи схему Фсрмировлниявыходного сигнала готовности н схему формирог 1;1515151 Выходного сигнала конца обмена. Босьмирлзрядпый регистр62 маски предназначен дяя храненияВосьмирлзрядного кода 1 к ски, упоавляк 1 щего элементами первой о 6 ивторой 67 групп И маск 11 рования.Код в регистр записывается с шиныданных, снимаемых с Входа 4 да;1 ныхЗапись в регистр синхронизируется сигналом заггиси настройки, поступаю -11 ходл /5, Регистр 64 кода обратной св 51 зк 1,редназначен для за - писк восьмкразрядного кода сбоатной связи, поступающего с Вх:да 73 кода обратной связи. 1 л регистр ин-,- версии записывается восьмирлзрядный код инверсии, поступающий .;о Входу1 д,1 нных, котооыи с помо 11 ьюумытора 65 сложе;1 ия по моду."ю два ингертпрует необходимые разряды кодаобратной связи. Схемы маскированиявыполнены на элементлу Й 67 к э 1 емегте ИН 1 69 для сигнала готовностии на элементах И 66 к элементе ИЛИ 70ля сигнала конца: Змена, 11 а Вьгходеэлемента 51 ЛИ 69 пропускается дизъюь 1 кци 51 т еу, прямь.х или инлерс ныу. 3 на че"нии разрядов, снимаемых с входа 73,которым с,ответнуют единичные зна 1 енкя разрядов код.1 маски, Ил выходе элеме 1 т 1 И 1, 70 11 ропускл". сядкзъюнкцця тех г.ря 1 ых клп инверсныхз 11 лчений р:1 зр 51 дов, снимаемых сь;оцл 73, которьгм 1 оотве 1 ст вую г нулевье .1 наче 11 ия разрядов кода маски,Этл с.,емл также является схемой формирования сигнала конца обмена,гак клк при заданном коде обратной связи Она Формирует сиг.:ал конца обмена, поступающий на выход 79конца обмена,Схема формирования выходного сиг . нала готовности включает в себя триггер 72 и элемент И 71 разрешения отовнос. Для Фиксации момента появления готовности, т.е. за9 11296данного кода обратной связи, можетбыть использован стандартный триггер с синхронизирующим входом записи,Выход элемента И 71 в этом случаедолжен быть подключен к синхронизи 5рующему входу триггера.При единичном значении выходного сигнала триггера 68 сигнал с выхода элемента ИЛИ 69 проходит черезэлемент И 71 и запоминается в триггере 72, в противном случае этот сигнал блокируется и, следовательно,сигнал готовности на выходе 78 готовности блока 6 не формируется, Признакразрешения записывается в триггер68 с определенного разряда шиныданных, поступающего на вход 74блока, по сигналу записи режима,поступающему на вход 76 записикода режима. Триггер 72 сбрасываетсяпо сигналу, поступающему с входа 77сброса блока,Блок 7 (фиг. 8) содержит памятьдля хранения выходных кодов обратной связи (управляющих кодов,25передаваемых в регистр 9), схему выборки из этой памяти и схему формирования сигнала записи этих данныхв регистр 9. Три пары четырехразрядных регистров 80-85 управления30образуют три регистра для хранениявосьмиразрядных кодов управленияпри записи, при чтении и по готовности соответственно. Коды в эти регистры записываются с четырех млад 1 ших разрядов шины данных, снимаемых35с входа 99 данных. При этом старшиечетыре разряда шины, снимаемые с этого входа, поступают на второй входдешифратора 90, предназначенногодля указания номера регистра, в который производится запись кода. Записьв регистры синхронизируется сигналомзаписи настройки, поступающим свхода 100 на дешифратор.Схема выборки данных выполненана трех группах элементов И 86-88и на элементах ИЛИ 89. При подачена входы элементов И 86-88 сигналоввыборки с входов 103 и 104 и с вы 50хода формирователя 91 на выходах 02 20 этих элем".нтов И и на выходе 105появятся коды управления по записи, по чтению и по готовности соответственно. Причем формирователь 91 служит для формирования короткого импульса по сигналу готовности, поступающему с входа 102 выборки кода обратной связи по готовности блока.Схема формирования сигнала записи включает в себя элемент ИЛИ 98, элем нты И 95, 96 и 97 и три триггера 92, 93 и 94. При единичных значениях выходных сигналов этих триггеров сигналы, поступающие с входов 103 и 104 и с выхода формирователя 91, проходят через элементы И 95, 96 и 97 и формируют на выходе элемента ИЛИ 98 и на вьжоде 106 сигнал для записи кода обратной связи в регистр 9. При нулевых значениях выходных сигналов триггеров формирование сигнала на выходе 106 блока 7 блокируется, Признаки разрешения записываются в триггеры 92, 93 и 94 с определенных разрядов шины данных, поступающих на вход 99. В предлагаемом устройстве по сравнению с прототипом расширены функциональные возможности за счет введения схем обработки сигнала конца обмена, это расширяет область применения устройства, так как оно может теперь работать с ВУ, выдающими после окончания обмена сигнал конца обмена, в частности, со всей периферией ЕС ЭВМ. Кроме того, устройство позволяет увеличить пропускную способность по сравнению с прототипом, поскольку после приема последней посылки процессору не кадо терять времени на выдачу запроса в ВУ и ожидание определенного для каждого конкретного ВУ кванта времени до получения сигнала готовности, чтобы, не получив его, процессор отключился от работы с данным ВУ, В предлагаемом варианте процессор сразу отключается от ВУ, получив после последней посылки из устройства ввода-вывода сигнал конца обмена, 11296021129602 Составитель С,Пестмалетрова Техред Л,Коцюбняк Коррект еонтю едакт Заказ 9453/ сное иал ППП Патент", г. Ужгород, ул . Проектн Тираж 698 ВНИИПИ Государственн по делам изобретен 113035, Москва, Жго комитета ССй и открытий Раушская наб.1129602ния блока передачи данных,пятый выход блока дешифрации команд процессора соединен с входом записи кода настройки блока формирования выходного кода обратной связи, шестой выход блока дешифрации команд процессора соединен с входом сброса блока анализа входного кода обратной связи, выход готовности б.ока анализа входного кода обратной связи соединен с входом установки блока формирования сигнала прерывания, с информационным входом блока формирования выходного кода обратной связи, с входом готовности блока передачи данных, с стробирующими входами вход. ных управляющего и информационного регистров, выход данных блока формирования выходного кода обратной связи соединен с вторым входом данных выходного управляющего регистра, выход стробирования данных блока фор. мирования выходного кода обратнойсвязи соединен с входом записи кода обратной связи выходного управляющего регистра, выходы входных информагринного и управляющего регист - ров соединены с первым и вторымвходами данных блока передачи данных соответс гвенно, при этом блок анализа входного кода обратной связи содержит два триггера, элемент И, первый элемент ИЛИ, первую группу элементов И, причем выход первого триггера является выходом готовности блока, первый установочггый вход первого триггера является входом сброса блока, первый установочный входвторого триггера является входомзаписи кода режима блока, второй установочный вход первого триггера соединен с выходом элемента И, первый вход которого соединен с выходом второгс триггера, второй вход элемента И соединен с выходом первого элемента ИЛИ, входы которого соеди - иены с соответствующими выходами элементов И первой групггы, о т л ич а ю щ е е с я тем, что, с цельюувеличения пропускной способностиустройства за счет формирования сигнала конца обмена, в блок анализа входного кода обратной связи введены регистр кода обратной связи,регистр инверсии, регистр маски, сумматор по модулю два, вторая группа элементов И, второй элемент ИГИ, причем вход регистра кода обратной связи является входом кода обратной связи блока, первый вход регистра маски является входом записи кода настройки блока, второй вход регистра маски соединен с входом регистра инерсии и с вторым установочным входом второго триггера иявляется входом даггных блока, выход второго элемента ИЛИ является выходом конца обмена блока, группа выходов регистра инверсии соединена с первой группой входов сумматора по модулю два, вторая группа входов которого соединена с группой выходов регистра кода обратной связи, группа выходов сумматора по модулю два соединена с первыми входами элементов И первой и второй групп, вторые входы которых соединены с первой и второй инверсными группами выходов регистра маски соответственно, вьгходы элементов И второй группы соединены с соответствующими входами второго элемента ИЛИ, при этом вход записи кода настройки блока анализа входного кода обратной связи соединен с пятым выходом блока дешифрации команд процессора, вход данных ,блока анализа входного хода обратной связи соединен с. выходом блока приема данных, вход кода обратной связи блока анализа входного кода обратной связи соединен с выходом входного управляющего регистра, выход конца обмена блока анализа входного кода обратной связи соединен с входом конца обмена блока передачи данных, Изобретение относится к вычислительной технике и радиоэлектрони. ке и может быть использовано, например, в вычислительных системах обработки информации и в вычислительных комплексах.3 1129602Известны устройства для сопряжения ЦВМ с внешними устройствами,содержащие блок дешифрации командцентральной системы, блок приемаданных центральной системы, блок передачи данных центральной системы,блок формирования сигнала прерывания, буфер выходной информационный,буфер выходной управляющий, буфервходной информационный, буфер входной управляющий, групповые блокиуправления Г 1 ,Недостатком этих устройств является ограниченная область применениявследствие того, что в них используются управляющие сигналы только заданной формы и только импульсногоквитирования от устройств ввсдавывода, а также сброс сигналами квитирования только определенных выходных управляющих сигналов.Наиболее близким к изобретению по технической сущности является устройство для сопряжения процессора с устройствами ввода-вывода, содержащее блок приема данных, блок передачи данных, блок дешифрации ксманп процессора, блок формирования сигналов прерывания, выходные и входные информационные и управляющие 30 регистры, блок формирования выходного кода обратной связи, блок анализа входного кода обратной связи, выход блока приема данных соединен с входом кода режима блока формирова-З 5 ния сигнала прерывания, с входами данных входного и выходного информационных регистров и входного управ,ляющего регистра и с первым входом данных выходного управляющего ре гисгра, первый и второй выходы блока дешифрации команд процессора подключена. соответственно к входам записи данных выходных информационного и управляющего регистров, тре тий выход - к входам записи кода режима блока формирования сигнапа прерывания и входных управляющего и информационного регистров, а четвертый выход - к входу чтения 50 блока передачи данных, первый и второй входы данных которого соединены соответственно с выходами входных информационного и управляющего регистров, Выход данных и выход сигна ла сопровождения данных блока формирования выходного кода обратной связи соединены соответственно с вторьи. входом данных и входом записи кода обратной связи выходного управляющего регистра, входы выборки кода обратной связи при записи и при чтении, вход записи кога режима и входзаписи кода настроики - ссответственно с первым, четвертым, третьим ипятым выходами блска дешифрации команд процессора, вход данных - с выходом блока приема данных, а выход выборки кода обратной связи по готовности - с входами фиксации данных управляющего и информационного регистров, с входсм установки блока Формирования сигнала прерывания, с входом гстовнссти блока передачи данных и выходом б:1 ока анализа входного кода обратной связи, вход записи када режима, вход записи кода настройки и вход сброса подключены, соответственно к третьему, пятому и шестому выходам блока дешифрации команд процессора, вход данных - к выходу блока приема данных, а вход кода обратной связи - к выходу входного управляющего регистра,Блок анализа входного кода обратнойсвязи содержит дешифратор адресарегистра маски, первый вход которогосоедине." с входом записи кода настройки блока, второй вход - с входомданных блока и первыми входами первого - четвертого регистров маски итриггера разрешения готовности,а выхсды - с вторыми входами соответствующих регистров маски, выходы которых подключены к первым входам элементов И группы, вторыми входами соединенных с входом обратнойсвязи и входами элементов НЕ группы, третьими входами - с выходамиэлементов НЕ группы, а выходами - ссоответствующими входами элементаИЛИ, выход которого подключен кпервому входу элемента И, вторымвходом соединенного с выходом триггера разрешения готовности, второйвход которого является входом записи кода режима, а выходом - с первымвходом триггера готовности, второйвход и выход которого являются соответственно входом сброса и выходом блока 2Недостатком данного устройстваявляется ограниченна область применения вследствие того. что не вырабатывается сигнал конца обмена.Цель изобретения - увеличениепропускной способности устройства.; седине ны с и ДЛЕЬ(К бЛОКа Гтнепна, прига кадя абат ДБЛ ГРИГ"(.ря, мнт ЛИ, пер П.:":Ч ЕМ БЬЕХОД е т с ч в ых г мБЬ у( "Л га 3(. СВЯЗИ Г):)1:1 С БХС ЕОБ ВЯНИЯ С:у Няод .а кя 1 ГРл являатся псрвый устаа а)3 Гас" ця абрята фармирст р и г Г е ) л я е.15 5Ластягленая цель достигается тем что в устройстве для сопряжения працЕССара С уСтрайСТБЛМГ ВВада-ВЫВада, содержащем блс риемя данных, блок передачи данных блок дешифрации команд процессора, блок формирования сигналов прерывания, блок формирования выходного када обратной связи, входные и Выходные информаЦианные и УГ(Р являюЕие РеГистРуг и блок анализа входного кода обратнйпри Еем группа входа :риема,цянных образует вход данных устройства от процессора, группа информационных входов Входного инфор мационного регистра образует вход Да 15 ЕХ, г-г)(.ИСТВЛ ОТ УСТРОИСТБ Вводя- Вывода, группа выходов блока передачи данных образует )ыход данных устройства В процессор, группа вьгходав Выходного Е.нфрмлцианнага ре гистра образует Бьгход данных устройства для устрой(.тв Ввода-Вывода) группа Бхадав блока дешифрации ка - мал процессора образует управляю - 1 кий ухал УГ тРОЙств л От и) Одесса(У) 3 Груг 1 п Б:ОДОБ БхадОО 1 р 13 51 к)гЕл. аре 1 ИГ".";); Г)брлзет угрлвгяюЕег-: Вход у .Турас.": я а ъст 1)ай(тв Б 130 дя - 13 ы 30 -Дар Г(П,1 ГЫХОДСБ ВЬГХОДБО Га уу)ЛБ" ляю.,"га реги( ра абрязууе угрявляю -13 Ь:.К у ) ) г; С Г р г) И С 1- Б Л ДЛ Я г; С Т,) ауз(адл-вьГ)ацл Быка".е б)локл ОБКиавеБ)Я СИГБЛЭ 1 1)(Е)ЫБЛ.335. ЯБ 5)ЯЕ Гся БЬ)ка У 1(М г СОЬЬ)г ИЯ уст)ОЙГТБЛ г 1 г П)ЗОЕЕ(ГСО;): , .)"Гга В г:(а(СВ бЛСКЛ ПрИЕМа д;-.(ГП(.:( ( Г.-.1 ИНЕНЛ С Групп )Й БХОДОБ,:а(.Ь Х БЬП(ацНОГО И) (фар мяцн, у ННО Гар Гистр 1, с первойругг;ай Бхацг)Б д нык )ыха цна у а упр яе)л яОщег Го р еГИСТРЛГРУП 10 Й БХОДОБ;г 1 НЫХВХОДНЫХ Угц), БЛЯЮЩЕГ а И И:фа;)М;(ПИОНН( Е) ре ГИГ Трав Г рулла,Еу г БЫХг л;: )(ОУЫ 3(У)а)Б(г 5 ганг,(УО-ГГ( У) ОУЯ кадя ражи.л блока 1)арь 1 ра лс Пр е)ЕБЛ 1 ИЯ . Пе;) БЕ 1 й Е)Ьх еееьи(р)г("ии команд лгаРГГ ДИНЕП С БХ. ОМ БЫОСРКИ КО ной связи при записи блок вания вь:ход:ого кадя обратной связи и с Входом записи данных выходногоинформяпоннога регистра Б:аройвыход блока дешифрации команд 1 роцессарл соединен (. входом записи данных выходного управляющего регистра, третий вьгход блока дешифрации команд процесГора соединен свходами записи кода рек(имя блоков 29602 6Формирования Выходного кода обратн а Р с Б я 3 и, я н а л3 1 Б х а д н О Г 0 к о д яобратной связи, форми овяния сигнала прерьувания и вых )дных управляющегои информационного регисТров, четвертый Быхсуд блока дешифрации командпроцессора Соединен .: Бхагам выборки кода обратной связи .гри чтенииблока формирования выходного кодаОбратиай СБяЗИ И Г ВХОДОМ -)ГЕНИЯблока перед;1 чи д;нных, пятый Бьхгублока,г;едфряции кома гг процессораСОЕ(ИВЕН С Е)ХОДОМ ЗЯПИСИ КОДЛ ЬЛС ТРОЙки блока формирования выходного;ада обратной связи, шестой )ыхсд6:1 зка деш)фрлеии комад про,ссссрасоединен с Входом сброса блока лнлЛиза Б(ОДНОГО КОДа аг",Ратиай СВЯ:)И,Выход готовности блока анализа вход -наго кода обратной связи, сое,инеггс Входам установки блока формирования сигнала прерывания, с инфармаццаННЬМ БХадам бдаКЛ фарМИрОВЛпгя13 ыхаднага кода обратной связи, Гвходом гатсвнасти блока передачиданньх, с стробир)ющими входами входНЫХ Уг)РаБЛЯЮШЕГа И И 4)(РМЛПИО:НОГОрегистраь, выход днн): бл(.кл фарми -р а В л Н 1 Я е)ы х а Д 110 Г а к а Д 3 а б р а тОйБ Я зи сое 5 и не) с вторым Входам длн 1 ьх гыхаДнсга УпРавлЯзшега Регист;)а) Яь -струаб 11)свлния дан 1 ыу С.1 акл фар)- кравлния выходного кода обратной н с входом 3 апис и кда 1.1 ВЬ 1 ХСД НО 1 0 УР Я Б 51 Я) ВЫХОДЬ) )3 Х( ДНЫ; ИпфаРмационного и упрязляющего реги, тров ервым и Вторым Бхад-,ми ПЕРЕДЯЧИ ДЯБНЬ)Х Са ГГВЕт)том блок анализа входнанои свя: и с(здер)От )лемент И первьЙ )л Р - Ег "ую гЕ: уппу этгеентав И ПЕРВ;)Га тРЕГГЕР, Б,Я- готовности бт.ака, перБый вход г-рвога Григха,а.я (. раса б(к, Баян 1. вход Гтараа с т я холам записи кадл рГ)3(им)3 Гулака, Второй установочньйвход первого тгиггера соединен сВыходом эл мента И, первьп Гхсд которого сае,у;инен с выходом второго триггера, второй Вход элемента И соединен с Выходам первого элемента ИгИ,входы которого соединены с соответствующими Выходами Элементов И первой ГРУПЛЬ, В ЕЛОК ЛНЯЛИЗЯ ВХОДНОГОкда обратной связи, введены регистр10 15 20 35 45 50 55 кода обратной связи, регистр инверсии, регистр маски, сумматор по модулю два, вторая группа элементов И,второй элемент ИЛИ, причем входрегистра кода обратной связи является входом кода обратной связиблока, первый вход регистра маскиявляется входом записи кода настройки блока, второй вход регистра маскисоединен с входом регистра инверсиии с вторым установочным входом второго триггера и является входомданных блока, выход второго элемента ИЛИ является выходом конца обмена блока, группа выходов регистраинверсии соединена с первой группойвходов сумматора по модулю два,вторая группа входов которого соединена с группой выходов регистракода обратной связи, группа выходовсумматора по модулю два соединенас первыми входами элементов И первойи второй групп, вторые входы которыхсоединены с первой и второй инверсными группами выходов регистра масГки соответственно, выходы элементов Ивторой группы соединены с соответствующими входами второго элементаИЛИ, при этом вход записи кода настройки блока анализа входного кодаобратной связи соединен с пятым выходом блока дешифрации команд процессора, вход данных блока анализавходного кода обратной связи соединен с выходом блока приема данных,вход кода обратной связи блока анализа входного кода обратной связисоединен с выхоцом входного управляющего регистра, выход конца обмена блока анализа входного кода обратной связи соединеч с входомконца обмена блока передачи данных,На фиг. 1 представлена структурная схема предлагаемого устройства; на фиг. 2 - структурная схема блока дешифрации команд процессора; на фиг. 3 - структурная схема блока передачи данных; на фиг. 4 - одна из возможных реализаций блока формирования сигнала прерывания 1 на фиг. 5 - пример реализации входного информационного регистра; на фиг. 6 - входной управляющий регистр, на фиг. 7 - структурная схема блока анализа входного кода обратной связи; на фиг. 8 - структурная схема блока формирования выходного кода обратной связи. Устройство содержит (фиг, 1)блок 1 дешифрации команд процессора,блок 2 приема данных, блок 3 формирования сигнала прерывания, выходной 4 и входной 5 информационныерегистры, блок 6 анализа входногоузла кода обратной связи, блок 7формирования выходного кода обратной связи, блок 8 передачи данных,выходной 9 и входной 10 управляющиерегистры,Блок 1 дешифрации команд процес 1сора (фиг. 2) содержит элемент И 11приема команды записи, элемент И 12приема команд чтения (2 И), дешифратор 13 адреса (двухвхоцовой),элемент И 14 команды записи информации (2 И), элемент И 15 командызаписи управления (2 И), элементИ 16 команды записи режима (2 И),элемент И 17 команды записи настройки (2 И), группу элементов И 18команд чтения (3 2 И), первый 19,пятый 20, четвертый 21, второй 22,третий 23 и шестой 24 выходы блока,шину 25 команд процессора.Блок 8 передачи данных (фиг, 3)содержит группу элементов И 26передачи информационного кода (82 И),группу элементов И 27 передачи управляющего кода (8 2 И), элементИ 28 передачи готовности (2 И),группу элементов ИЛИ 29 передачиданных процессору (7 2 ИЛИ), элементИЛИ 30 передачи готовности процессору (ЗИЛИ), регистр 31 передачиконца обмена процессору, первый 32и второй 33 входы данных блока,вход 34 готовности блока, вход 35чтения блока, вход 36 конца обмена ивыходную шину 37 данных. На фиг. 4 представлена одна из возможных реализаций блока 3 формирования сигнала прерывания, содержащего элемент И 38 разрешения прерывания, триггер 39 разрешения прерывания, вход 40 кода режима блока, вход 4 1 записи кода режима блока, вход 42 установки и выход 43 прерывания .На фиг. 5 показан пример реализации входного информационного регистра 5, содержащего регистр 44 приемника (информационный), триггер 45 разрешения фиксации, элемент НЕ 46 фиксации, элемент ИЛИ 47 фиксации (2 ИЛИ), вход 48 данных блока, вход 49 записи кода режима.лака, вход 50 фиксации данных блока, выход 51 и шину 52 входной информации.На фиг. 6 приведен входной управляющий регистр 10, содержащий5 регистр 53 приемника (управляющий), триггер 54 разрешения фиксации, элемент НЕ 55 фиксации, э: "мент ИЛИ 56 фиксации (2 ИЛИ), вход 57 данных блока, вход 58 записи кода режима бла- О ка, вход 59 фиксации данных блока, выход 60 блока и управляющий вход 61.Блок 6 анализа зхаднага кода обратной связи (фкг. 7) содержит регистр 62 маски, регистр 63 инвер сии, регистр 64 кода обратной свяи, сумматор 65 па модулю два (Я 2), элементы И бб первой грчппы (8 2 И), элементы И 67 второй группы (8 2 И), триггер 68 разрешения готовности, 20 элемент ИЛИ 69 Формирования готовности (8 ИЛИ), элемент ИЛИ 70 формирования конца обмена (8 ИЛИ), элемент И 71 разрешеция готовности (2 И), триггер 72 готовности, вход 73 ко да обратной связи блока, вход 74 данных блока, вход 75 записи када настройки блока, вход 76 записл када режима блока, вход 77 сброса блока выход 78 готовности блока ЗС и выхаг; 79 конца обмена. Блок 7 формирования выходного кода абра."най св.зи (фиг, 8) содергкит регистры 80-85 управления, элеме. ты И Яб, 87 и ЯЯ первой второй л третьей групп, элементы ИЛИ 89 группы автоматического копя управления (Я ЗИЛИ), дешифратор 90 адреса регистра управления, формирователь 91 импульсов гатовцосги, триггер 92 ра.зрешенкя управления по записи, триггер 93 разрешения уп равлевин па чтению тоиггер 94 разрешения управления па готовности элементы И 95-97 разрешения управления па записи (2 И), по чтению (2 И), по готовности (2 И), элемент ИЛИ 98 автоматической записи кода управления (ЗИЛИ), вход 99 данных блока, вход 100 записи кода настрой ки блока, вход 101 записи кода режима блока, вход 102 выборки кода обратной связи по готовности блока, вход 103 выборки кода обратной связи прк чтении блока, вход 104 вы борки кода обратной связи при записи блока, выход 105 данных блока и выход 106 сопровождения дангых блока,Блок 2 приема данных от процессора представляет собой блок стандартных шинных формирователей, блок 8 передачи данных процессору является коммутирующей управляемой схемой, подключающей к сваей выхаднаи шине 37 данных один из трех кцформационных входов в зависимости оту 1 равляющего сигнала. Блок 1 дешифрации ко манд центрапьнай системы предназначен для приема команд процессора по шине 25 команд процессора и формирования по цим вутрелих управ - ляющих команд устройства,Блок приема данных связывает выходную шину данных процессора свнутренней шиной дацньх устройства,Данные, поступающие из процессорапа входной шине да.нцых в зависимости от сопровождающих их команд записи предназначены либо для установкитребуемых режимов работы устройства,либо для настройки блоков устройстваня заданный алгоритм обмена информацией с заданным устройсвом вводазывадя (ВУ), либо передачи ее в ВУ. Блок 8 передачи данных центральной системы предназначен для передачи данных по выхоцнол пине данцьх в процессор па командам чтения, получаемым из устройства ввода-выводаилк сфармирванных внутри устройствасопряжения. Блок 3 формирования сигналя прерывания предназначен дляформирования скгнала прерывания, со-общающего по выходу 43 прерыванияпроцессору о готовности устройствасопряжения продолжать обмен информацией с устройством вводя-вывада, Врегистрах 4 и 9 формируется двегруппы независимых пградлел,ньх каналов передачи данных в устройствоввада-вывода па шине выходной информации и управляющему выходу, Раз -рядность этих регистров определяется ксличеством линий пины данных. Регистр 9 в отличие от регистра 4 имеет два выхода данных к соответственна два входа записи т.е, кромефункции хранения данных регкстр 9выполняет функцию мультиплексирования данных, поступающих по первомуили второму его входам, Два входныхрегистра (информационный 5 и управляющий 1 О) Формируют две группь 1независимых параллсльньх каналовприема данных устройства ввода-вывода по шине входной информации и управляющему входу, Обе регистра вы". полняют функции хранения данных и имеют разрядность, равную разрядности вьглодных регистров устройства, Входные регистры, кроме того, содержат управляющие схемы, позволяющие в зависимости от записанного в них кода режима независимо разрешать или запрещать функцию фиксации данных в этих регистрах.Выходы этих регистров связаны с соствегствующими входами блока 8 передачи данньж . Выход регистра 10 связан также с входом кода обратной связи блока 6 для выполнения функ 10 25 ввода-вывода.Блок 7 формирования выходногокода обратной связи предназначендля формирования на его выходе дан 50 ных кода, определяемого сигналами,поступающими пс его входам выборки,и для выборки на выходе сопровождения сигнала для переписи этих кодовв выходной управляющии регистр,Устройство работает следующимобразом,В исходном состоянии все внутренние автономные функции устройства ции универсального автономного управления устройством ввода-вывода.20 Блок 6 предназначен для определения момента появления на заданных выходных управляющих каналах устройства ввода-вывода, поступающих на управляющий вход 61 регистра 10, сигналов заданной формы, формирующихопределенный входной код обратной связи, В момен. сформирования заданного кода на выходе этого блокаьырабатывается сигнал готовности,30 обеспечивающий замыкание внутренней обратной связи, реализующей функцию универсального автономного управления и выполняющий ряд других независимых функций внутреннегс управления. Блок 6 определяет также момент З 5 появления на заданных выходных управляющих каналах устройства вводавывсда, поступающих на управляющий вход 6 1 регистра 10, сигналов заданной формы, формирующих определенный 40 входной код обратной связи, который формирует на выходе блока сигнал конца обмена, поступающий на блок 8 передачи данных, и сообщает процессору о конце обмена с устройством 45 запрещены, С точки зрения процессора устройство представляет собойдва независимо адресуемьж выходныхрегистра 4 и 9 и два входных регистра 5 и 10. По командам записиданных в регистры 4 или 9 данные,поступающие из процессора по входной шине данных через блок 2, запоминаются в одно из указанных регистров с помощью сигналов, поступающих по их входам записи данных. Покомандам чтения данных, поступающихна вход чтения блока 8, информация,снимаемая с регистра 5 или 10,в зависимости от адреса, указанногов команде, поступает в процессор,Основным режимом работы устройстваявляется режим с использованиемфункций, выполняемых блоками 6 и 7,обеспечи ающими режим универсального автономного управления устройством ввода-вывода. По командам записикода режима блоки 6 и 7 включаютсяв работу, Коды режимов поступают повходам данных независимо, разрешаяили запрещая фсрмирование сигналаготовности (ГТ) блока 6 и любую извыборок кода обратной связи по соответствующим входным командам выборкив блоке 7.Перед началом обмена информациейблоки б и 7 программно настраиваютсяна заданный алгоритм управления ВУпутем записи в них по соответствующим командам записи кодов настройки,поступающих по входным шинам данныхэтих блоков. Причем установка режимаи настройка устройства осуществляется только один раз, после чего обменвыполняется всего по одной командечтения или записи информации. По команде записи данных информационныйбайт, передаваемый из процессора,помещается в регистр 4, Одновременно по этой же команде осуществляетсявыборка из блока 7 управляющего байта запроса устройства ввода-вывода.После этого процессор освобождаетсяот обслуживания устройства, По кодузапроса устройство ввода-вывода включается в работу, читая информационный байт, записанный в регистрЗакончив цикл работы, ВУ выставляеткод подтзерждения, появляющийсяна выходе входного регистра 10 изатем на входе кода обратной связиблока 6, на выходе которого формируется сигнал готовности ГТ. По этому сигналу в блоке 7 осуществляется1129602 14как процессор воспр нял его. Сбрососуществляется по к;.ждой командеос записи для записи данных из устрой 13выборка нового кода обратнои связипередаваемого н регистр 9, автоматически снимается выставленный запри/или устанавливается при необходимости новьгй. Одновременно сигналготовности ГТ поступает в регистры5 и 10, фиксируя поступаю(цие н нихданные из ВУ, если соответствующиефункции реализуемые в этих регистрах, разрешены кодами режима, Крометого, сигнал готовности поступаетна вход готовности блока 8 и нблок 3. Последний вырабатывает навходной управляющей шине процессорасигнал 43 прерывания, если заданная(1 реднарительно записанным в блок.Процессор узнает о готовностиустройства либо программно (анаггизируя сигнал готовности с помощьюкоманды чтения ГТ) либо через мезацизм ггрерьгвания, Получив готов -ность, процессор ньгцает слецующуюкоманду записи на устройство, пере -даная очередной информационный байт, 5Чтение данных, поступающих из ВУг, процессг р, происходит в следующейпосл(ед(эг(ателы ости. Устройство вводавынода нысгавляет очередной информагиоцный байт, поступающий в регистр5 цо шине 52 входной информации,по 0(г(ей (ли нес коггьким еходцым(павля юяли шинам код запроса постуцаюлий в р( гистр 10. Код запроса с ных:да это( о регистра поступаета хоп кода обратной связи блока 6,В меме.,т появления требуемого кода на выходе этого блока формируетсясигнал готовности ГТ, выполняющийте же функции, как и при записи ингоэмаг(ии. блока 7 выбирается код обэат - ной связи и записывается в выходной управляюций регистр, сообщая ВУ о занятости устройства. Приняв сиг нал готонн:сти из устройства одним из указанных ранее способов, процессор выдает команду чтенияобеспечивающую передачу через блок 8 данных, поступающих в регистр 5, Одно временно из блока выбирается новый код. поступающий в регистр 9 для указания устройству ввода-вывода об освобождении устройства для приема следующего информационного байта. ЫВход сброса блока 6 используется для сброса установленного внутреннего сигнала готовности после того,ства,В отлчиие от прототипа в предлагаемом устройстве реализована воэможность работать с ВУ, выставляющими после последнего информационногобайта код конца обмеа, Работа устройства прп этом происходит следующим образом. После выдачи последнего информационного байта в процессор ВУ выставляет гго гходным управляющим шинам 61 код конца обменапоступающий в регистр 13. Код концаобмена с выхода этого регистра поступает на вход кода обратной связиблока 6. В момент появления требуемого кода на выходе этого блокаформируется сигнал конца обмена, поступающий на нхол блока 8 и сообщающий процессору о завершении процесса выдачи данных из ВУ,Предлагаемая структура чтения изаписи данных, передаваемых черезустройства сопряжения, являетсяаиболее характерной для большинстваВУ, однако не единстнеццо возможнойдля данного устройства.В . астности, всегда независимоот использования этой функции можнозаписать любой код н регистр 9 илипрочесть код, хранящийся в регистре10, не изменяя режи.".он заботы устройс.тна, Любая из внутренних управляющих фуцкций фиксации даных в регистре5 и 10, функция выборки кода обратной связи иэ блока , и функция прерывания может бьл ь рг эрешеца или запрещена независимо от других,Для большинства БУ, имеющих байтовый формат передачи данных, сбьгчой конфигурацией устройства сопряжения является конфигурация. содержащая один параллельный носьмиразрядный входной регистр пля обменаданными и набор входных и выходныхуправляющих каналов, содержащий от2 до 16 линий. Поэтому конфигурациядацого устройства зафиксирована:регистрыи 9 всегда выдают данныена ВУ, а регистры 5 и 10 всегда принимают данные от ВУ. Все регистрыимеют одинаковую разрядность, Засчет программно настраиваемых блоков 6 и 7 управляющий режим работыустройства универсален,В предлагаемом устройстве реализуется внутренняя автономная много1129602канальная с перекрестной коммутацией каналов функция упоавления,Блок 6 англиэа входного кодаобратной связи, предварительнонастроенный на заданный код, позволяет зафиксировать момент появления определенного Фронта сигнала на одном или нескольких входньх каналахвходного управляющего регистрадля вь:работки сигналов готовности 1 О и кода обмена. При этом независимо управляются кяк сами по,ярностифронтов, так и номера каналов.Глок 7 Формирования выходногокода сбратной связи позволяет по одному из входньь; игналов выборкиустановить в регистре 9 любой (наперед запанньгй) код, Формируя темсамым любой гравень на любом выходном управляющем канале. В результате автономно (беэ участил лроцессора) реализуется универсальное внутреннее.ногаянальнэе с перекрестнойкоммутацией каналов управление ВУ.Б.оки устройства работают следую- д ш:.м образом.Элементы И 11 и 12 приема комады записи и приема команды чтенияблока 1 редназна:ень для приема суправгяющей шины процессора сигналов записи и чтения, обращенных кданому ;строиству, Дешифратор 13служит для деифрации двух линийадресной шины процессора и для управления элементами И 14-17 команд 35записи и группой элементов И 18команд чтения. По команде записи,обращеной к данному устройству,адрес, "станавленный на входе дешифраторя 13, открьвает только адиниз элементов И 14-17. В результатесгнал записи с вьхода элемента И1 проходит на выход только Одного из указанных элементов И, формируя талька один из внутренних сигналов 45 записи. записи информаци 1, записи управлеия, записи режима или заиси настройки. По сигалу записи информации, снимаемому с выхода 19 блока, информационньй восьмиразрядный код И с вутренней шины дописывается в рег 1 стр 4, По сигналу записи управления, снимя.емо у с вьгхода 20 блока, этот код записывается в регистр 9. По сигналу записи режима, снимаемо му с вькода 21 блока, значения отдельных разрядов кода, установленного няшине данных, записываются в соответствующие триггерь разрешения блоков 3, 5, 6, 7 и 10. По сигналу записи настройки, снимаемому с выхода 23 блока 1, значения четырех младших разрядов кода шины данных записываются в регистр маски блока Ьили в один из шести регистров управления блока 7. При этом старшие разряды кода шины данных используются для адресации этих регистров, По ко.анде записи также независимост значения адреса на выходе дешифратора 13 формируется на выходе 24блока 1 сигнал сброса триггера готовности в блоке 6. По команде чтения,обращенной к данному устройству,на втором входе группы 18 элементовИ команд чтения появляется сигналчтения,Группа 18 со таит из трех элементов И, управляемых с выхода дешифратора 13. На выходе группы 18могут формироваться три сигнала чтеия: чтения информации, чтения управле ия и чтечия готовности, определяемые тремя значениями адреса: адреса ипформации, адреса управленияи адреса готовности соответственно.Сигнал чтения с вьхода 22 блока 1,определяемый адоесом информации,управления или готовности, управляет передачей в процессор или информационного кода из регистра 44,или управляющего кода из регистра53, или кода готовности из триггера72 готовности,Группы 26 и 27 элементов И передачи управляющего кода блока 8 (фиг. 3) предназначены для передачив процессор из ВУ информационногоили управляющего кодов соответственна, Элемент И 28 передачи готовности предназначен для передачи в процессор сигнала готовности, дормируемага внутри устрйоства (в блоке 6) по управляющему коду. Передачи через укаэанные элементы 26, 27 и 28 синхронизируются управляющими сигналами чтения, снимаемыми с входа 35 чтения блока 8. По сигналу чтения, определяемому адресом информации или адресом управления, восьми- разрядный информационный код, посту пающий на вход 32, или восьмиразрядный управляющий код, поступающийна вход 33, проходит через блоки26 и 27 соответственно. Причем младшие семь разрядов информационного