Запоминающее устройство с самоконтролем (его варианты)

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ИЕ 1 В ЗШ б 11 С 29/00 ЕТЕНИ ИЗО ПИСАН ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ К АВТОРСКОМУ. СВИДЕТЕЛЬС(71) Московский ордена Ленина и ордена Октябрьской Революции энергетический институт(56) 1. Патент США В 3573728,кл. 340 146, 1, опублик. 1971,2. Авторское свидетельство СССРВ 907588, кл. С 1 С 29/00, 1980(57) 1. Запоминающее устройствос самоконтролем, содержащее группыформирователей четности и формирователей контрольных разрядов по нечетному модулю, блоки сравнения, первый и второй преобразователи кодов,мультиплексор, регистр числа и накопи.тель, одни из входов которого соединены с входами формирователей контрольных разрядов по нечетному модулюпервой группы и являются информационными входами устройства, выходы формирователей четности первой группыи выходы формирователей контрольныхразрядов по нечетному модулю первойгруппы соединены соответственно с другими входами накопителя, одни из вы"ходов которого соединены с входами,формирователей контрольных разрядовпо нечетному одулю второй группыи одними из информационных входоврегистра числа, выходы которого являются информационными выходами устройства, одни из входов мультиплексора соединены с выходами первого блока сравнения и одними иэ входов первого преобразователя кодов, дру- гие входы мультиплексора соединены с выходами первого преобразователя кодов, другие входы которого соединены с выходами второго блока сравнения, одни из входов которого соединены с выходами формирователей контрольных разрядов по нечетному модулю второй группы, одни из входов первого блока сравнения соединены с выходами формирователей четности второй группы, другие входы блоков сравнения подключены соответственно к другим выходам накопи-теля; о т л и ч а ю щ е е с я тем, что, с целью повышения точности контроля и надежности устройства, в него введены дешифратор и элемент ИЛИ, входы которого соединены с выходами второго блока сравнения, а выход сое динен с управляющим входом дешифрато ра, выходы которого соединены с управляющим входом регистра числа и являются управляющими выходами устройства, информационные входы дешифратора соединены с выходами второго преобразователя кодов, входы которого соединены с выходами первого блока сравнения, другие информационные; входы регистра числа соединены с выходами первого блока сравнения, другие информационные входы регистра числа соединены с выходами мультиплек сора, входы, формирователей четности первой и второй групп соединены соответственно с одними из входов и выходов накопителя. Устройство по п.1, о т л и ч ае е с я тем, что, в него введе111 ЭЭ 14 Юа Р-ыйбл,2 ора 21 О али 1 Фиг. Таблоца исщиннвспш деши йриг. 2,5, М)Таблица истинности дешофращ г щиг. 1,г). 063 Фиг. 11 Заказ 7264/37 Тираж 574 Оооооаа о а 0000001 0000001 О ООО 00 ООС О 0 ооаооО 09 ООО 01 1001 00100001 6,1 00 О 0011 16000001 /оео 00110 61 О 000100 1 ооооо 0 11 0000 0 О1 01 11000000 000,00111 001 00 001 1 Г.оодд 0/1 11 00001101001 60100101 010 оо 101 1 111 100 0010 1.00 0 0 001001 001 01001 0 Ов 10 011 1 1 ОО 0100 ао 1000 001 ,О,г 019001ф 11 11600001 00001 1100161 С 1 1 0 Дал р яасл пюлько ше комбинации, коаорые имеют на Выходе камоинации атлицные оа 11 ООО 101001 0010 011 00 0 о 001 00011 900101 01 оо 010001 001110 О ф 001 600110011 610011 6 06111 0 00101 0 оггоо 10 011 0011 0О61011 О 0ООЦогг 1 ОО 1 601116 1 Оо 001 101 001 6611111 00 611100110110, О И 61 10110 Ог г Оф 1110 О О г оггггг Еа.161 г г 111006 Ог 313 16 011 г 31 Г 1190 101 Осаальные комбинации Входные имеют код И Поддисвое Нумерация бходоВ и Выходод спрааа: В 721 - 3. 2.Охоты Вых1117714 ны элементы И, первые входы которых соединены с выходом элемента ИЛИ, вторые входы - с выходами второго преобразователя кодов, а выходы соединены с дополнительными входами мультиплексора.3. Запоминающее устройство с самоконтролем, содержащее группы формироватейей четности и формирователей контрольных разрядов по нечетному модулю, блоки сравнения, первый и второй преобразователи кодов, мультиплексор, регистр числа и. накопитель, одни из входов которого соединены с входами формирователей контрольных" разрядов по нечетному модулю первой группы и являются информационными входами устройства, выходы формирова. телей четности первой группы и выходы формирователей контрольных разрядов по нечетному модулю первой группы соединены соответственно с другими входами накопителя, одни из выходов которого соединены с,входами формирователей контрольных разрядов по нечетному модулю второй группы и одними из информационных входов регистра числа, выходы которого являются информационными выходами устройства, одни из входов мультиплексора соединены с выходами первого блока сравнения и одними из входов первого преобразователя кодов, другие входы - с выходами первого преобразователя кодов, одни из входов которого. соединены с выходами второго блока сравнения, одни из вхОдов которого соединены с выходами формирователей контрольных разрядов по нечетному модулю второй группы, одни из входов первого блока сравнения соединены с выходами формирователей четности второй группы, другие входы блоков сравнения подключены соответственно к другим выходам накопителя, о т л и ч а ю щ е е с я Изобретение относится к вычисли-, тельной технике, а именно к запоминающим устройствам со средствами повышения надежности на основе истем, что, .с целью повьппения, контро ля и надежности устройства, в него введены коммутатор, дешифратор и элемент ИЛИ, входы, которого соеди,нены с .выходами второго блока сравнения, а выход соединен с управляющим входом дешифратора, выходы которого соединены с управляющим входом регистра числа и являются управляющими выходами устройства, информа" ционные входы дешифратора соединены с одними из выходов второго преобразователя кодов, входы которого соединены с одними из входов коммутатора и выходами первого блока сравнения, другие входы коммутатора соединены с другими выходами второго преобразователя кодов, а выходы коммутатора соединены с другими входами первого преобразователя кодов выходы мультиплексора соединены с другими информационными входами регистра числа, входы формирователей четности первой и второй групп соединены соответственно с одними из входов и выходов накопителя.4. Устройство по п.З, о т л ич а ю щ е е с я тем, что, в него введены элементы И, входы которых соединены с выходами первого блока сравнения, а выходы - с дополнительными входами мультицлексора и дополнительными управляющими входами коммутатора и дешифратора. 5. Устройство по пп;1-4 о т л ич а ю щ е е с я тем, что, в нем вы". ходы формирователей четности первой и второй групп соединены соответственно с. дополнительными входами формирователей контрольных разрядов по нечетному модулю первой и второй групп, а один из выходов первого йреобразователя кодов является дополнительным управляющим выходом устройства. пользования избыточного кодирования,и,может быть использовано для повьппениянадежности хранения информации при небольшом количестве избыточных разрядов.(ЗУ) с коррекцией наиболее вероятныхошибок и обнаружением ошибок другойкратности, содержащее, блок памятис подключенными к нему средствамиконтроля с использованием кодаХамммага 1 .Однако в случае использованиямногоразрядных блоков памяти великавероятность возникновения многократных ошибок при отказе блока памяти,вследствие чего устройство имеетнизкую надежность из-за пропуска1большого количества ошибок.Наиболее близким к изобретениюявляется запоминающее устройствос самоконтролем, содержащее накопитель, входы которого подключены к выходам первого блока формированияконтрольных разрядов и первого формирователя контрольных разрядов четности, вход которого соединен с выходом первого преобразователя кодов,а выходы накопителя подключены квходам второго блока формированияконтрольных разрядов и второго преобразователя кодов и. одним из входовпервого и второго блоков сравнения,выходы которых через третий преобразователь кодов соединены с регистрирующим блоком, причем выход второгопреобразователя кодов через второйформирователь контрольных разрядовчетности: подключен к другому входувторого блока сравнения, .В устройствепроизводится обнаружение многоразрядных модульных ошибок и имеется возможность указать номер. отказавшегомодуля памяти 2,Однако в известном устройстве40невозможно исправление ошибок, чтоснижает надежность устройства, таккак введение контрольных разрядовбез исправления ошибок снижает надежность за счет введения дополнительных контрольных разрядов и дополни 45тельной аппаратуры, хотя и повышает ся достоверность хранения информации.Кроме того, в известном устройстве для наиболее эффективного ис пользования корректирующей способности корректирующего кода необходи. мо использовать модули с разрядностью 7 бит. Однако на практике нет микросхем с такой разрядностью, а , 55 имеются микросхемы с разрядностью 4 н 8 бит. Дпя построения 7-разрядных модулей необходимы дополнительные 14 4конструктивные усложнения, либо необходимо использовать только 4-разрядные микросхемы, что сказывается на эффективности устройства.Целью изобретения является повышение точности контроля и надежности устройства.Поставленная цель достигается тем, что согласно первому варианту в запоминающее устройство с самоконт.ролем, содержащее группы формирователей четности и формирователей контрольных разрядов по нечетному модулю, блоки сравнения, первый и второй преобразователи кодов, мультиплексор, регистр числа и накопитель, одни из входов которого соединены с входами формирователей контрольных разрядов по нечетному модулю первой группы ы являются информационными входами устройства, выходы формирователей четности первой группы и выходы формирователей контрольных разрядов по нечетному модулю йервой группы соединены соответственно с другими входами накопителя, одни из выходов которого соединены с входами формирователей контрольных разрядов по нечетному модулю второй группы и .одними из информационных входов регистра числа, выходы которого являются информационными выходами устройства, одни из входов мультиплексора соединены с выходами первого блока сравнения и одними из входов первого преобразователя ко- дов, другие входы мультиплексора соединены с выходами первого преобразователя кодов, другие входы которого соединены с выходами второго блока сравнения, одни иэ входов которого соединены с выходами формирователей контрольных разрядов по нечетному модулю второй группы, одни из входов первого блока сравнения соединены с выходами формирователей четности второй группы, другие входы блоков сравнения подключены соответственно к другим выходам накопителя, введены дешифратор и элемент ИПИ, входы которого соединены с выходами второго блока сравнения, а выход соединес управляющим входом дешифратора, выходы которого соединены с управляющим входом регистра числа и являются управляющими выходами устройства, информационные входы дешифратора соединены с выходами второго преобразователя кодов, входы которого111771соединены с выходами первого блока сравнения, другие информационные входы регистра числа соединены с выходами мультиплексора, входы формирователей четности первой и второй 5 групп соединены соответственно с од. ними из входов и выходов накопителя.Кроме того, в устройство введены элементы И, первые входы которых соединены с выходом элемента ИЛИ, вто О рые входы - с выходами второго преобразователя кодов, а выходы соеди-, нены с дополнительными входами мультиплексора.15Согласно второму варианту в запоминающее устройство с самоконтролем, содержащее группы Формирователей чет ности и формирователей контрольных разрядов по, нечетному модулю, блоки20 Сравнения, первый и второй преобразователи кодов, мультиплексор, регистр числа и накопитель, одни из входов которого соединен с входами формирователей контрольных разрядовпо нечетному модулю первой группы и являются информационными входами устройства, выходы формирователей четности первой группы и выходы формирователей контрольных разрядов по нечетному модулю первой группы соеди 30 нены соответственно с другими входами накопителя, одни из выходов которого соединены с входами формирователей контрольных разрядов по нечетному модулю второй группы и одними из ин- З 5 формационных входов регистра числа, выходы которого являются информационными выходами устройства, одни иэ входов мультиплексора соединены с выходами первого блока сравнения и одними из входов первого преобразователя кодов, другие входы - с выходами первого преобразователя кодов, одни из входов которого соединены с выходами второго блока сравнения, одни из входов которого соединены с выходами Формирователей контрольных разрядов по нечетному модулю второй группы, одни из входов первого блока сравнения соединены с выходами формирователей четности второй группы, другие входы блоков сравнения , подключены .соответственно к другим выходам накопителя, введены коммутатор, дешифратор и элемент ИЛИ, входы которого соединены с выходамивторого блока сравнения, а выход соединен с управляющим входом дешифрато 4 бра, выходы которого соединеиы с управляющим входом регистра числа и являют ся управляющими выходами устройства, информационные входы дешифратора соединены с одними из выходов второго преобразователя кодов, входы которого соединены с одними из входов коммутатора и выходами первого блока сравнения, другие входы коммутатора соединены с другими выходами второго преобразователя кодов, а выходы коммутатора соединены с другими входами первого преобразователя кодов, выходы мультиплексора соединены с другими информационными входами регистра числа, входы Формирователей четности гервой и второй групп соеди-, иены соответственно с одними из входов и выходов накопителя.При этом в устройство введены элементы И, входы которых соединены с выходами первого блока сравнения, а выходы - с дополнительными входами мультиплексора и дополнительными управляющими входами коммутатора и дешифратора. Выходы Формирователей четности первой и второй групп соединены соответственно с дополнительными входами формирователей контрольных разрядов по нечетному модулю первой и второй групп, а один из выходов пер. ного преобразователя кодов является дополнительным управляющим выходом устройства.На фиг.1-4 показаны структурные схемы ЗУ с самоконтролем по первому (фиг.1), модифицированному первому (фиг.2), второму (фиг.З) и модифицированному второму (фиг.4) вариантамна Фиг.5 - формирование дополнительных модифицированных вариантов ЗУ с самоконтролем, на фиг.6 - пример реализации весового кодирования; на фиг.7 - таблица истинности дешифратора, на фиг,8 - структурная схема коммутатора; на фиг.9 - четыре варианта реализации второго преобразователя кодов и дешифратора и связей между ними; на фиг,10 и 11 - таблицы истинности второго преобразователя кодов для вариантов устройства по фиг.1 и 2 (фиг,10) и для вариантов устройства по фиг.З и 4 (фиг. 11). Запоминающее устройство с самоконтролем,по первому варианту содержит (фиг. 1) накопитель 1, состоящий из многоразрядных блоков 2 памяти, первую группу 3 формирователей чет10 7. 11177ности, первую группу 4 формирователей контрольных разрядов по нечетному модулю. Накопитель 1 имеет входы 5-7 и выход 8. Устройство такжесодержит вторую группу 9 формирователей четности, вторую группу 10формирователей контрольных сигналовпо нечетному модулю, регистр 11 числа, имеющий выход 12, мультиплексор 13, первый блок 14 сравнения,первый 15 и второй 16 преобразователи кодов, второй блок 17 сравнения, элемент ИЛИ 18. Накопительимеет выходы 19 и 20. Устройствотакже содержит дешифратор 21, имеющий выход 22.Запоминающее устройство с самоконтролем по модифицированномупервому варианту дополнительно содержит (фиг.2) элементы И 23. 20Запоминающее устройство с самоконтролем по второму варианту содержит (фиг.3) накопитель 1, состоящийиз многоразрядных блоков 1 памяти,первую 3 и вторую 9 группы формирователей четности, первую 4 и вторую 10 группы формирователей контрольных разрядов по нечетному модулю, регистр 11 числа, мультиплексор13, первый 15 и второй 16 преобразователи кодов, первый 14 и второй 17блоки сравнения, элемент ИЛИ 18,дешифратор 21 и коммутатор 24. Накопитель имеет. входы 5-7 и выходы 8, 19 и 20. Регистр 1 и дешифратор 21 имеют соответственно выходы 12 и 22.Запоминающее устройство с самоконтролем по второму модифицированномуварианту дополнительно содержит элементы И 23 (фиг.4).Выходы формирователей четностипервой 3 и второй 9 групп могут бытьсоединены соответственно с дополнительными входами формирователей контрольных разрядов по нечетному модулюпервой 4 и второй 10 групп (фиг.5)при этом один из выходов первого преобразователя 15 кодов является допол.нительным управляющим входом 25 устройства,Р Таким образом, могут быть получены четыре дополнительных иодифицированных варианта запоминающего устройства с самоконтролем. 55Формирователи 3 и 9 четности могут быть построены на основе интегральных микросхем (ИИС) типа К 133 ИП 2,Построение формирователей 4 и 10 контрольных разрядов по нечетному модулю известно. Так на сумматорах по, модулю два может быть построен формирователь по модулю семь.Пример реализации связей весового кодирования приведен на фиг.щ. По такой функциональной схеме могут быть; реализованы формирователи 4 и 10 вариантов по фиг.1 и 3. Для вариантов по фиг.2 и 4 реализация отличает ся теи, что каждый вес присваивается не 8, а 16 разрядаи одного 16-раз-:. рядного блока 2 памяти. Количество блоков 2 паияти во всех случаях не превосходит семи и определяется выбранным нечетным модулем. Для другого нечетного модуля можно, взять другое количество блоков памяти.Блоки 14 и 17 сравнения могут быть. выполнены на основе двухвходовых схе 1 е сравнения типа К 133 ЛП 5, поскольку блоки 14 и 17 осуществляюТ поразряд" ное сравнение кодов, поступающих на их входы.Преобразователи 15 и 16 кодов могут быть выполнены на. основе постоян. ного запоминающего устройства (ПЗУ) и реализованы с помощью ИИС типа К 556 РТ 4.Конкретная реализация дешифратора 21 может быть выполнена на элементах И, ИЛИ, НЕ по таблице истинности (фиг.7). Коииутатор 24 (Фиг,8) для варианта по Фиг.З может быть выполнен на Щ коммутаторах типа К 133 КП 7. Входы 2 и 3 по ПЗУ (номера соответствующих выходов преобразователя 16) совйадают с нумерацией, приведенной в таблице истинносги для дещифратора 21 (Фиг.7), а именно: 2-ПЗУ 2 З-ПЗУЭ.Коммутаторы управляют двоичными кодами (пропускают ту или иную группы из шести разрядов на вход первого преобразователя 15). На фиг.9 представлены четыре ва"рианта (соответственно для фиг. 1 и 4)реализации преобразователя 16 и дешифратора 21 для понимания связсЛ между кими и другими блоками устройства.Дополнительные (другие) выходы преобразователя 16 (варианты по фиг.З,и 4) это по существу часть его выходов, хотя на фиг.З.и 4 "и в формулеизобретения они представлены отдель-но,Поясним отличия, которые вносят .дополнительные модификации предложенных вариантов (фиг.5).Так, для первого варианта (фиг.1) разрядность. кода числа не может превосходить 48 бит. Восемь бит отводит- ся для контрольных разрядов четности. Поскольку их значительно больше, чем контрольных разрядов по нечетному модулю (вслучае вариантов по фиг.2 1 О и 4), то целесообразно считать, что вероятность возникновения ошибки в Них значительно больше, чем в конт" рольных разрядах, хранящих вычет числа, Тогда 8 контрольных разрядов 15 (которые поступают по входу 6 накопителя) поступают и на дополнительные входы формирователей 4 (фиг.5).По существу их с.весом подключают вместо разрядов 48-56. Аналогично 2 О и для формирователей 9 и 1 О. Поскольку в этом случае "место" седьмого блока памяти как бы занимают контрольные разряды, то с выхода.преобразователя 15 необходимо один из выходов 25 (один из 7), определяющий место 7-го блока, сделать. управляющим. Тогда появленйе сигнала на этом выходе будет означать ошибку в контрольных разрядах четности. Это позволяет ЗО упростить дешифратор 21 - можно Исключить элементы, вырабатывающие признак по второй строке таблицы .на фиг.7 Этот вариант целесообра-. зен в тех случаях, когда разряд 35 ная сетка невелика, и,кроме того, для вариантов, представленных на фиг.2 и 4, поскольку в этих случаях макСимально возможная разрядность кода числа 112 бит - даже для 16-раз-,4 О ,рядных блоков. слишком велика, формирователи четности 3 и 9 в этом случае имеют по 6 входов, или исключают- ся входы 49-56.Запоминающее устройствос самоконт.4 ролем работает следующим образом.В режиме записи на входы накопите-" ля 1 и формирователи 3 и 4 поступают коды чисел, подлежащие записи в очередном цикле записи, Сформированные, О в формирователях 3 и .4 две группы контрольных кодов совместно с информационными разрядами по входам 6 и 7 накопителя йоступают и 1 записываются в контрольные разряды накопителя 1,В режиме записи все.варианты уст,ройства (кроме дополнительных модификаций) работают аналогично. Дополнительные модификации отличаются дополнительной сверткой сигналов четности в формирователях по нечетному модулю.При считывании с выходом 8 иаков" теля 1 информационные разряды постуйают в регистр 11 и на входы формирователей 9 и 10. На их выходах вырабатываются контрольные коды, которые поступают на один из входов соответствующих блоков 14 и 17, на другие входы которых поступают соответствующие группы контрольных разрядов, хранившиеся в накопителе 1 . В блоках 14 и 17 происходит поразрядное сравнение двух групп контрольных кодов. С выходов блоков 14 и 17 коды сравнения или не- Сравнения поступают на другие блоки устройства. При этом, если на выходах блоков 14 и 17 нули, то ошибок и устройстве нет, если на одной из схем нули, а на другой нет, то это значит, что имеется ошибка в тех контрольных разрядах, которые ненулевые. В данном случае вырабатывается соответствующий признак ошибки на выходе 22 устройства с помощью дешифратора 21 и сигналов, поступающих на его входы с соответствующих блоков. Если на выходах обоих блоков 14 и 17 сравнения нет нулевых кодов, то это означает, что имеется отказ в информационных разрядах (здесь и далее предполагается Пуассоновский характер возникновения отказов), При этом возможны две ситуации: имеется исправляемый. отказ и неисправляемый отказ, когда 7 и 8- кратные ошибки. Сортировку ошибок по кратности во всех вариантах осуществляет блок 16. Причем в вариантах по фиг.2 и 4 дополнительно для этих целей используется дешифратор элемента И 21 и 23. Работает блок 16 по сортировке отказов на основе таблицы истинности, (фиг.7 или фиг.11). На выходе преобразователей 15 и 16 .образуются сигналы, дешифрация которых в блоке дешифратора 21 обеспечивает выработку соответствующих управляющих сигналов, информирую.щих о состоянии устройства. Вместе с тем в преобразователе 15 производится выработка номера отказавшего .блока памяти на основе однозначного соответствия между величиной изменившего модуля, количеством возникших ошибок и номером отказавшего11 111171 блока 2 памяти. Нет никаких отличий от работы известного устройства в выработке номера отказавшего разряда.При этом в дополнительных модификациях вариантов (фиг.5) выход 5 с преббразователя 15 указывает на отказ разрядов,четности.В мультиплексоре 13 осуществляется подключение отказавших разрядов (они определяются в блоке 14 срав О кения) в те разряды кода числа, которые соответствуют отказавшему блоку памяти, номер этого отказавшего блока поступает иэ блока 15. При этом для вариантов пофиг.2 и 4 необходи мо определить еще одну иэ двух групп разрядов, в которых необходимо произвести исправление из всей совокупности в 16 разрядов. Это делается .с помощью элементов 23, 20 которые стробируют мультиплексор 13.При разрешающем потенциале с дешифратора 21 производится коррекция ошибок в регистре 11. Исправный код по 4ступает на выход 12 устройства и сопровождается при необходимости сигналом управления по одному извыходов 22.Для вариантов по фиг.3 и 4 имеют"ся следующие отличия. Выходы блока 14,информирующие о том, в каком разряде кода числа произошли ошибки, по-ступают на вход блока 15 через коммутатор 24, что позволяет на 253 сократить его. емкость. При этом по сравнению с вариантами по фиг. 1 и 2, не"которая часть исправляемых Ьшибокбудет переведена в разряд обнаруживаемых,Технико-экономическое преимущество предлагаемого устройства заключается в том, что в нем обеспечивается исправление многократныхошибок, но Фолько наиболее вероятных, что позволяет повысить надежность и значительно сократить количество дополнительных разрЯдов.идополнительнойаппаратуры.