Устройство для передачи и приема информации

(19) 28 ОСУДАРС ПО ДЕЛАМ о зисСР1983.И ПРИэлектро- в теле- иэобреодеисущетороне ннцй номитет сссР3 ОБРетений и ОТНРытий НИЕ ИЗОБР,54) УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИЕМА ИНФОРМАЦИИ(57) Изобретение относится ксвязи и может использоватьсямеханических системах. Цельютения является повьппение бысствия устройства. Устройствоствляет сжатие на передающей передаваемой информации и восстановление на приемной стороне принимаемой информации. Устройство содержит на передающей стороне синхронизатор 1, блоки 2, 12, 16 памяти,блоки 31-3 1,переключателей, пороговый блок 4, формирователь 6 баных сигналов, умножители 7-7 1141-141 сумматоры 8, 15, блок 9 нелинейных преобразователей, ортогональный нормализатор 10, корреляторы 13, - 13 блоки 171-171, ключей ивыходной блок 18, канал 19 связи,наприемной стороне - формировательбазисных сигналов, умножители, сумматоры, блок нелинейных преобразователей, ортогональный нормализатор,блок элементов ИЛИ, синхронизатор ивходной блок, 4 з.п, ф-лы, 10 ил.рые управляющие входы генератора и мультиплексора являются соответственно первыми и вторыми управляющими входами выходного блока, управляющий вход демультиплексора, объединенные первые управляющие входы первого и второго элементов памяти, вторые управляющие входы первого, второго элементов памяти, третий, четвертый уг.; 10 равляющие входы мультиплексора и третий управляющий вход генератора являются третьими управляющими входами выходного блока,4, Устройство по п.1, о т л и ч а 1ю щ е е с я тем, что пороговый блок содержит вычитатель, умножитель,сумматор и пороговые элементы, выходы вычитателя соединены с соответствующими первыми и вторыми входами ум ножителя, выходы которого соединеныс соответствующими инФормационнымивходами сумматора, первые и вторыевходы вычитателя являются соответственно первыми и вторыми информационными входами порогового блока, управляющий вход и вход "Сброс" сумматора являются управляющими входамипорогового блока, первые входы первого и второго пороговых элементовявляются установочными входами порогового блока, выходы сумматора соединены с одноименными вторыми входамипервого, второго пороговых элементов и являются первыми выходами порогового блока, выходы первого ивторого пороговых элементов являютсясоответственно вторым и третьим выходами порогового блока,1399797 а/ а - пи 1 ацо игдюииеаИ ЙЮЕзда)К- тре 5 аца кющнрцццснт 3 ц ошобт Еред с 8 а 6)ф- пире 0 оцО адюелюР соанвла У йИкр)4 Риг. 10 Заказ 2669/ Подписн ого комитета СССРиР и открытийаушская наб., д. 4/5 ВНИИПИ Государстве по делам изобрет 3035, Москва, Ж, жгород, ул. Проектная, 4 изводственно-полиграфическое предприяти Ф Составитель М.Никуленков едактор М.Циткина Техред М.Дидык Корректор О.КравцоваИзобретение относится к электросвязи и может использоваться в телемеханических системах, где требуется сжатие передаваемой и восстановление принимаемой информации.5Целью изобретения является повышение быстродействия устройства.На Фиг. 1 представлена структурная схема передающей стороны устройства; на фиг.2 - структурная схемаприемной стороны устройства; нафиг.3 - функциональная схема входного блока," на фиг,4 - Функциональнаясхема выходного блока;на фиг,5 -функциональная схема коррелятора;на Фиг.б - функциональная схема ортогонального нормализатора,"на Фиг.7 - .Функциональная схема порогового блока;на Фиг.8 - Функциональная схема синхронизатора," на Фиг.9 - функциональная схема дешифратора служебных посылок; на Фиг.10 - форматы передаваемых информационных кадров.Приемная сторона устройства содержит (Фиг.1) синхронизатор 1, первый блок 2 памяти, блоки 3 переключателей, пороговый блок 4, первый аппроксиматор 5, выполненный на Формирователе 6 базисных сигналов, первых 30умножителях 7 и первом сумматоре 8,блок 9 нелинейных преобразователей,ортогональный нормализатор 10, второй аппроксиматор 11, выполненный навтором блоке 12 памяти корреляторах 3513, вторых умножителях 14 и второмсумматоре 15 третий блок 16 памяти,блоки 17 ключей и выходной блок 18,канал 19 связи.Приемная сторона устройства содержит (Фиг 2) Формирователь 20 базисных сигналов, первые умножители21, первый сумматор 22, блок 23 нелинейных преобразователей, ортогональный нормализатор 24 вторые умножители 25, второй сумматор 26,блок 27;элементов ИЛИ, синхронизатор28 и входной блок 29.Входной блок содержит (Фиг.3)дешифратор 30 служебных посылок, демультиплексор 31, первый и второй.элементы 32, 33 памяти,Выходной блок содержит (Фиг,4)первый, второй элементы 34 35 памяти, мультиплексор 36, генератор37 служебных посылок и демультиплексор 38.Коррелятор содержит (фиг.5) умножитель 39 и сумматор 40,Ортогональный нормалиэатор содержит (фиг.б) блоки 41 памяти, корреляторы 42, вычитатели 43, сумматоры 44, нормализаторы 45, счетчик46, дешиФратор 47 и выходы 48 дешифратора, Нормализатор выполнен на блоке 49 памяти, делителе 50, умножителе 51, сумматоре 52 и вычитателе53 квадратного корня, Корреляторвыполнен на умножителе 54, сумматоре 55 и умножителе 56,Пороговый блок содержит (Фиг.7)вычитатель 57, умножитель 58, сумматор 59, первый, второй пороговыеэлементы 60 и 61,Синхронизатор содержит (фиг,8)элемент И 62, блок 63 памяти, счетчик 64 и блок 65 постоянной памяти.Дешифратор служебных посылок содержит (фиг,9) элементы И 66, 67,триггеры 68. 69, регистр 70 сдвигаи дешифратор 71.Блок 2 памяти может быть реализован на регистрах (типа 133 ИР 13),включенных циклически с переключателями на входе, выходы которых служат последовательными входами регистров и одновременно выходом блока 2памяти, первые входы переключателейявляются входами блока 2 памяти,вторые входы подключены к последовательным выходам регистров, при этом входуправления переключателями есть входуправления записью (чтением блока 2памяти а вход стробирования регистров есть вход стробирования блока2 памяти),Синхронизатор 1 работает (28)(Фиг,8) следующим образом.По импульсному сигналу сбрасывается счетчик 64 и на соответствующем выходе блокировки блока 65, подключенном к второму входу элемента62 устанавливается высокий уровеньсигнала, импульсы тактовой частотыпоступают на счетный вход счетчика64, который начинает перебирать адреса. блока 65, на соответствующих выходах которого появляются управляющие импульсные последовательности.Два адресных входа блока 65 есть входы управления (переключения синхропоследовательностей) синхронизатором1 (28), управляемые пороговым блоком 4(дешифратором 29),Переключение синхронизатора 1(28) происходит путем стробированияблока 63 памями сигналом записи с55 соответствующего выхода блока 65. В блоке 63 памяти при этом записываются сигналы, установленные блоком 4 на его входах. Очистка содержимого блока 63 выполняется при запуске синхронизатора 1 (28), Синхронизатор 1 (28) Формирует управляющие сигналы до тех пор, пока на выходе блокировки блока 65 не установитсягнизкий уровень, запрещающий прохождение тактовой частотына вход счетчика 64Таким образом, по сигналу запуска синхронизатора 1 отсчеты входного сигнала в цифровой форме поступают последовательно в устройство и запоминаются в блоке 2 памяти по соответствующим импульсам стробирования, вырабатываемым синхронизатором 1,где хранятся в течение всего периода преобразования.В конце процесса сжатия очередного сигнала синхронизатор 1 очищает регистры блока 4 и ортогонального нормалиэатора 10 от информации, возвращается сам в исходное состояние, и устройство опять готово к приему очередного сигнала.В конце процесса развертывания очередного сигнала синхронизатор 28 очищает регистры ортогонального нормализатора 24 от информации, возвра-, щается сам в исходное состояние, и устройство опять готово к приему очередного сигнала, Для синхронной работы устройства на синхронизатор 28 подаются тактирующие импульсы опорной частоты, синхронной с опорной частотой, для тактировки синхронизатора 1. Дешифратор 30 служебных посылок выделяет служебные кодовые посылки из кадра, содержащие информацию о режиме передаи, запуске синхронизатора 28 и конце информационного пакета, По сформированным сигналам дешифратор 30 настраивает синхронизатор 28 на нужный режим приема и активирует соответствующие выходы демультиплексора 31 установкой определенных уровней управляющих сигналов на своих выходах, а затем запускает синхронизатор 28. Дешифратор 30 возвращается в исходное состояние при выделении им маркера конца передачи из группового цифрового входного сигнала. 5 10 15 20 25 30 35 40 45 50 Таким образом, групповой цифровойсигнал поступает,на регистр 70 сдвига, тактируемый опорной частотой.Дешифратор 71 выделяет, во-первых,два сигнала настройки, которые запоминаются сначала в триггере 68, азатем в триггере 69После этогодешифратор 71 формирует сигнал запуска синхронизатора 28, В конце информационного кадра дешифратор 71выделяет маркер конца передачи, покоторому сбрасываются триггеры 68,69Ортогональный нормализатор 10 ре"алиэует процедуру Грамма-Шмидта. Вычислитель 53 квадратного корня ортогонального нормализатора 10 можетбыть выполнен на блоке постоянной памяти,Формирователь реализует фиксированный набор сигналов, обладающихсвойством ортогональности,Генератор 37 служебных посылокконструктивно аналогичен Формирователю 6,Устройство работает следующим образом.В исходном состоянии все регистры передающей стороны (Фиг.1) устройства очищены от информации, асинхронизатор 1 находится в начальном положении; подключает выходыформирователя 6 к входам корреляторов 13 через переключатели 3 и замыкает ключи 17, подключая выходы корреляторов 13 к входам блока 16 памяти, блок 2 установлен в режим записи.Отсчеты входного сигнала Б(г .)в цифровой форме поступают последо"вательно в устройство и запоминают-ся в блоке 2 памяти, где хранятсяв течении всего периода преобразования,Одновременно с записью отсчетовв блок 2 памяти они транслируются навыходы блока 2, Синхронизатор 1 вырабатывает серию импульсов для Формирователя базисных сигналов Формирователем. С выходов блока 2 памятиотсчеты в темпе поступления подаются на входы корреляторов 13, где перемножаются с соответствующими значениями отсчетов базисных сигналов Формирователя 6, по стробирующим импульсам синхронизатора 1,Таким образом, в корреляторах 13происходит разложение входного сигнала Б(г.) по первичным базисным сиг:1 1-и отсчет результирую 45щего сигнала,где Р(с;) Суммарный сигнал Р(с) поотсчетно поступает на блок 9 нелинейных преобразователей, где расщепляется на набор производных сигналов от Р(С).Производные сигналы я,я, являются наиболее близкими к виду входного сигнала Р(с) с точки зрения его аппроксимации последними. Это обеспечивается соответствующим видом нелинейного преобразования и полученными в первом цикле значениями коэффициентов аэа сф налам 119 Ф Результатом этого разложения являются оцределенные комбинации цифрового кода на выходах корреляторов 13, пропорциональные значениям первых отсчетных коэфФициентов а ,а . Эти комбинации в параллельном коде поступают на входы выходного блока 18 и через замкнутые ключи 17 - на блок 16 памяти, 10 запоминаются в блоке 16 и выходном блоке 18 по соответствующим импульсам записи до конца преобразования, при этом сумматоры 40 сбрасываются соответствующим импульсом синхрони Б затора 1, а блок 2 устанавливается в режим чтения. На этом заканчивается первый цикл преобразования.После первого цикла преобразования синхронизатор 1 размыкает ключи 20 1, подключает выходы блока 12 к корреляторам 13 через переключатели 3. При этом комбинации цифрового кода, пропорциональные значениям отсчетных коэфФициентов, уже установлены 25 на вторых входах умножителей 7. Синхронизатор 1 вырабатывает серию стробирующих импульсов, по которым Формирователь 6 базисных сигналов вновь генерирует набор отсчетов ортогональ ных базисных сигналов в цифровом виде, поступающих на первые входы умножителей 7, на.вторых входах которых установлены коды весовых коэффициентов а а , 35Цифровые отсчеты сигналов взятые с соответствующими коэффициентами а Д а,Г 1 поступают на входы сумматоров 8, на выходе которого получается суперпозиция сигналов; 40 Для получения производных сигналов я я базиса они ортаонали 1 ффзируются и нормируются в ортогональном нормализаторе 10, с выходов которого вторичные базисные отсчетысигналов о о поступают в блок1 Э У12, где запоминаются, а далее с выходов блока 12 через переключатели 3поступают на первые входы корреляторов 13. На вторые входы корреляторов13 поступают отсчеты входного сигнала Я(с ) из блока 2 по соответствующей серии синхроимпульсов.На выходах корреляторов 13 Формируются кодовые комбинации, пропорциональные коэффициентам разложениявхоцного сигнала по вторичным базисным сигналам Ь Ь (так же как в1 ф 1 спервом цикле преобразования), Они запоминаются в блоке 18 и через негоустанавливаются на вторых входах умножителей 14, На этом заканчивается второйцикл преобразования входного сигнала.После определения коэффициентовразложения по второму базису Ь, Ьт ф фустанавливается режим чтения для блока 12, и по серии стробирующнх импульсов синхронизатора 1 отсчетыбазисных сигналов ооц о из бло 1 ф 1ка 12 начинают поступать на первыевходы умножителей 14. Так как на вто-"рых входах умножителей 14 установленыУзначения коэффициентов Ь 1 Ь,тона выходах сумматора 15 появляютсяотсеты восстановленного сигналаЯ (С.,), которые одновременно с исходными отсчетами Б(с;) поступают напороговый блок 4, Пороговый блок 4вычисляет среднеквадратическую ошиб"ку и сравнивает ее с пороговыми уровнями. Если величина ошибки находится в заданных пределах 1сЗ 4то низкими уровнями упраляющих сигналов от порогового блока 4 разре"шается передача соответствующей слу"жебной информации и отсчетных коэф-,фициентов ааи Ь.,Ь 1, вканал 19 связи,На этом процесс преобразования заканчивается. После обнуления блоков4, 13 и ортогонального нормализатора 10 устройство опять готово к приему информации. Если ошибка восстановления входного сигнала больше заданной, но меньше критическоизадЕВ 4 с , , то передаются значения отсчетных коэффициентов и вели 1399797чина ошибки. Если ошибка восстановления исходного сигнала превышаеткритическую величину, то входной сигнал передается полностью в канал 19Бсвязи.Сжатие информации осуществляетсяза счет уменьшения числа передаваемых кодовых комбинаций по отношениюк их исходному количеству в обрабатываемом входном сигнале. Число от -счетных коэффициентов аа ,иЬЬ, постоянно и значительноменьше, чем число входных отсчетовЯ(Т;), Формат передаваемых информа Бционных сообщений (кадров) при различных режимах передачи показан нафиг.10.Йа приемной стороне (фиг,2) устройства в исходном состоянии регистры ортогонального нормализатора 24очищены от информации,Декодированный сигнал в виде цифровых отсчетов поступает на дешифратор 29, который, используя служебную 25информацию, производит выделение соответствующих частей принятого сигнала. Если были переданы только отсчетные коэффициенты, то они разделяются на первые а 1 а и втарые ЬЬ и устанавливаются насоответствующих входах умножителей21 и 25.Переданный сигнал восстанавливается следующим образом. По наборуфиксированных базисных сигналов, одинаковому для приемной и передающейсторон, Г,Г 1, и первым коэффициентам аа 1, воспроизводитсяпри помоши Формирователя 20 базис- .40ных сигналов, умножителей 21, сумматора 22, блока 23 нелинейных преобразователей и ортогонального норма"лизатора 24 набор вторичных ортогональных сигналов р. р 1, по которым с помощью коэффициентов Ь 1Ьвосстанавливается переданный сигнал на умножителях 25 и сумматоре26. Сигнал Б (г.) поступает с суммад 6тора 26 через блок 27 элемейтов ИЛИ 50к потребителю,Если были переданы коэффициентыи ошибка восстановления, то сначалапотребителю поступает с дешифратора29 через блок 27 ее величина, а затем восстановленный сигнал. Если были приняты отсчеты входного сигнала,то они транслируются непосредственночерез блок 27 потребителю. В конце цикла приема дешифратор 29 выделяет маркер конца передачи и устанавливает синхронизатор 28 в исходноесостояние. Синхронизатор 28 очищаетсоответствующие регистры ортогонального нормализатора 24 от информации,и устройство готово к приему следующего сигнала,Синхронизатор 28 выполняет все необходимые действия по обеспечениюсинхронной работы основных блоковустройства для развертывания информации. Для синхронной работы устройства на синхронизатор 28 подаютсятактирующие импульсы опорной частоты,синхронной с опорной частотой, используемой для тактирования синхронизатора 1.Опишем более подробно работу отдельных блоков устройства.Ортогональный нормализатор 10работает следующим образом,В исходном состоянии сумматоры52, 55 обнулены, блоки 41 памяти установлены в режиме чтения,1-й цикл работы, Синхронизатор 1соответствующим импульсом увеличивает на единицу содержимое счетчика46, дешифратор 47 дешифрует входноечисло, равное 1, устанавливает в режим записи блоки 41, 49 памяти. Далее по серии стробирующих импульсовсинхронизатора 1 входные сигналы сблока 9 нелинейных преобразователейзапоминаются в соответствующих ячейках блоков 41 памяти, Одновременнона сумматоре 52 первого нормализатора 45 накапливаются квадраты входных отсчетов первого сигнала я ,т,е.определяется его энергия. 2-й цикл работы, Синхронизатор 1 увеличивает содержимое счетчика 46, дешифратор 47 дешифрует число 2,устанавливает в режим записи сумматоры 55 первых корреляторов 42 и переводит блоки 4 1 и первый нормализа-.тор 411 в режим чтения. Далее по серии синхроимпульсов (число импульсов равно числу входных отсчетов сигнала и Фиксировано) в корреляторах 14211;,происходит свертка поступающих на их входы нормализованного первого базисного сигна"ла нормализатора 45 8 о с сигналами Е; ;1, блоков 41 памяти,т.е. определяются первые коэффициенты разложения, которые хранятся в%3-й цикл работы, Аналогично устанавливается режим записи только длявторого нормализатора 45. По сериисинхроимпульсов нормализованный пер"вый сигнал первого нормализатора 45перемножается умножителем 56 с весовым коэффициентом, определенным в 1 Оцикле 2, и вычитается из входных отсчетов сигнала я 2, поступающих на вычитатель 43 из блока 41 , Таким образом, аналогично циклу 1 во втором нормализаторе 45 запоминается ортогональный 15остаток сигналадо=8 -8 и вычисляется .его энергия.4-й цикл работы, Устанавливаются врежим записи вторые корелляторы42 2, ", , а нормализатор 45 2 - врежим чтения, По серии импульсов вкорреляторах (42 Д,. 8 происходит свертка поступающих на их входы нормализованного второго базисного сигнала нормализатора 452 с исходными сигналями ,251 1;е .1блоков 41 памяти, т.е. вы 1) )3числяются вторые коэффициенты разложения, которые хранятся до конца ортогонализации в сумматорах 55 вторыхкорреляторов 42,ЭО5-й цикл работы, Устанавливаетсярежим записи только для третьего нормализатора 45, Аналогично циклу 3 впервом и втором корреляторах 42 третьего канала нормализованные первыйи второй базисные сигналы я я из35нормализаторов 451 и 452 поотсчетноумножаются на соответствующие первые и вторые коэффициенты, суммируются в сумматоре 54 канала и вычитаются из исходного сигнала я в вычи 3тателе 43. Далее (аналогично циклу1) в третьем нормализаторе 45 запоминается ортогональный остатокл)и определяется его энергия,2 К-й цикл работы, Б этом цикле,аналогично циклу 5 определяется ортогональный остаток сигнала Д )( ивычисляется его энергия, при этомнормализатор 45 х, К-го канала ус 50тановлен в режим записи.2 К-й цикл работы, Блоки 41 памяти, нормализаторы 45 и коррелято: ) (-1ры 42 ; , устанавливают 55ся в режим чтения, блок 12 памятиготов к записи информации и стробируется одновременно с ортогональнымнормализатором 10, По серии стробирующих импульсов синхронизатора 1 на выходах нормализаторов 45 появляются отсчеты ортонормированных сигналов К ,.,я), т.е, базис. По импульсу Седроса обнуляются регистры накапливающих сумматоров 52, 55.Пороговый блок 4 по своим основным функциям аналогичен соответствующему блоку прототипа. Основным отличием его является наличие двух управляющих выходов и информационных выходов.Пороговый блок 4 вычисляет среднеквадратическое отклонение двух сигналов на выбранном временном участке Т:Если С 8 с С, то рередаются только отсчетные коэффицйенты; если Г( Г 8е,. то передаются коэффициенты и значение Г 6, если2е 8 7 е кр, то передается Б(с) .Пороговый блок 4 работает следующим образом,Отсчеты сигналов 8(й;) и Б+(;) вычитаются на вычитателе 57 и полученная разность возводится в квадрат умножителем 58, далее выполняется интегрирование полученного сигнала сумматором 59. ЕслиЗад э Е 8 ф то пороговые элементы 60, 61 не активизируют свои . выходы. Если мд с с 8кр, то срабатывает элемент 60, Если Г 8 ) Е , то срабатывают оба пороговых элемента 60,61.Блок 9 реализует нелинейное Функциональное преобразование, Закон преобразования задается заранее в виде степенных либо экспоненциальных Функций;или е "х или ех или елибо по любому другому нелинейномузакону, обеспечивающему независимость сигналов но в то же время сохраняющему некоторые основные характеристики. Например,при синусоидальном входном сигнале закон вида Г=х 2ченных на выходах ортогонального нормалиэатора 10 из сигнала Р(г.), представпяет собой набор базисных сигналов, обладающих свойством5,ц,й 1ь ,. с 1 со 10 Формула изобретения 1, Устройство для передачи и приема информации содержащее на переда - ющей стороне первый блок памяти, выходы которого соединены с одноименными первыми информационными входами порогового блока, синхронизатор,пер вый, вторые и третьи выходы которого соединены соответственно с входом формирователя базисных сигналов, соответствующими управляющими входами первого блока памятй и соответствую - щими управляющими входами ортогонального нормализатора, выходы формирователя базисных сигналов соединены с одноименными первыми входами соответствующих первых умножителей, выходы которых соединены с соответствующими входами первого сумматора, выходы первого сумматора соединены с соот - ветствующими входами блока нелинейных преобразователей, выходы которого соединены с соответствующими информационными входами ортогонального нормализатора, вторые умножители, выходы которых соединены с соответи является адаптированным, созданным на основе ассоциацией и исходным сигналом вторичным базисом длядостаточно точного представления внем Б(1), Так как вторичные базисные сигналы 8 ) "., приближеныпо виду к Б(Г), то сходимость ряда 20коэффициентов Ь; ), в этомслучае оказывается очень сильной ив пределе с.тремится к одному коэффициенту, Таким образом, предложенное техническое решение благодаря 25дополнительному циклу позволяет длядостаточно широкого класса входных сигналов значительно сократить (до25-50 раз) время обработки и, следовательно, повысить быстродействие 30устройства. ствующими входами второго сумматора,выходы которого соединены с одноименными вторыми информационными входамипорогового блока, первые выходы которого соединены с соответствующимипервыми информационными входами выходного блока, первые выходы которого соедИнены с каналом связи, наприемной стороне - входной блок, информационные входы которого подключены к каналу связи, первые и вторыевыходы входного блока соединены содноименными первыми входами соответствующих первых и вторых умножителей, формирователь базисных сигналов, выходы которого соединены с одноименными вторымивходами соответствующих первых умножителей, выходыкоторых соединены с соответствующимивходами первого сумматора, выходыкоторого соединены с соответствующими входами блока нелинейных преобразователей, соединенного с соответствующими информационными входами ортогонального нормалиэатора, выходыкоторого соединены с одноименнымивторыми входами соответствующих вторых умножителей, выходы которых соединены с соответствующими входамивторого сумматора,и синхронизатор,о т л и ч а ю щ е е с я тем, что,с целью повышения быстродействияустройства, в него на передающей стороне введены второй, третий блокипереключателей и блоки ключей,корреляторы, выходы ортогонального нормализатора соединены соответствующими информационными входами второго блока памяти, выходы соединены содноименными первыми входами соответ-ствующих вторых умножителей и одноименными первыми информационными входами соответствующих блоков переключателей, информационные входы блоковпереключателей подключены соответственно к одноименным выходам формирователя базисных сигналов, выходы блоков переключателей соединены с одноименными первыми информационнйми входами соответствующих корреляторов,одноименные вторые информационные входы которых объединены соответственнои подключены к одноименным выходампервого блока памяти, выходы корреляторов соединены с соответствующимивторыми информационными входами выходного блока и одноименными информационными входами соответствующих35 блоков ключей, выходы блоков ключейсоединены с соответствующими информационными входами третьего блокапамяти, выходы которого соединены содноименными вторыми информационными входами соответствукнцих первыхумножителей, второй выход порогового блока соединен с первым установочным входом синхронизатора и первым 10управляющим входом выходного блока,третий выход порогового блока соединен с вторым установочным входомсинхронизатора и вторым управляющимвходом выходного блока, третьи информационные входы и вторые выходыкоторого подключены соответственно кодноименным выходам первого блока памяти и одноименным вторым входам соответствующих вторых умножителей, 20четвертый, пятые, шестые, седьмые,восьмые и девятый выходы синхронизатора соединены соответственно с управляющим входом третьего блока памяти, одноименными третьими управ Бляющими входами выходного блока, одноименными управляющими входами порогового блока, объединенными соответственно управляющими входами корреляторов, одноименными управляющими входами блоков переключателей иблоков ключей, информационные входыпервого блока памяти, установочныевходы порогового блока, тактовыйвход.и вход Пуск синхронизаторапередающей стороны являются соответственно информационными, установочными, первым тактовым входами ивходом "Пуск" устройства, на приемной стороне введен блок элементсв 40ИЛИ, третий, четвертый и пятые выходы входного блока соединены соответственно с соответствующими первымивходами блока элементов ИЛИ, входом"Пуск" и соответствующими.установочными входами синхронизатора, первый, вторые и третьи выходы синхрони 1затора соединены с входом формирователя базисных сигналов, одноименнымиуправляющими входами входного блокаи одноименными управляющими входамиортогонального нормализатора, выходывторого сумматора соединены с одноименными вторыми входами блока элементов ИЛИ, тактовый вход синхронизатора и выходы блока элементов приемной стороны являются соответственно вторым тактовым входом и выходами устройства. 2. Устройство по п,1, о т л и -ч а ю щ е е с я тем, что входнойблок содержит дешифратор, демультиплексор и элементы памяти, первыевыходы демультиплексора соединены ссоответствующими информационными входами первого элемента памяти, первыевыходы которого соединены с соответствующими информационными входамивторого элемента памяти, одноименныеинформационные входы дешифратора имультиплексора объединены соответст- .венно и являются информационными входами дешифратора, демультиплексора,и объединенные управляющие входы первого, второго элементов памяти являются управляющими входами входногоблока, выходы первого, второго элементов памяти и вторые выходы демультиплексора являются соответственно первыми, вторыми и третьими выходами входного блока, первый и вторые выходы дешифратора соединены соответственно с первым и соответствующими вторыми адресными входами демультиплексора и являются соответственно четвертым и пятыми выходамивходного блока,3. Устройство по п.1, о т л ич а ю щ е е с я тем, что выходнойблок содержит демультиплексор, элементы памяти, генератор и мультиплексор, первые и вторые выходы демультиплексора соединены соответственнос соответствующими информационнымивходами первого элемента памяти ипервыми информационными входами второго элемента памяти, выходы первого элемента памяти соединены с соответствующими вторыми информационными входами второго элемента памяти,первые выходы которого соединены ссоответствующими первыми информаци-.онными входами мультиплексора, выходы генератора соединены с соответствующими вторыми информационными входами мультиплексора, выходы генератора соединены с соответсТвующимивторыми информационными входами мультиплексора, третьи информационныевходы мультиплексора, информационныевходы демультиплексора и четвертыеинформационные входы мультиплексораявляются соответственно первыми, вто"рыми и третьимн информационными входами выходного блока, объединенныепервые управляющие входы генератораи мультиплексора и объединенные вто