Дублированная вычислительная система

.йй Ф НИЙ. -. Г.Н.Тиворов и отип). ЕЛЬи выможет х упУ рой ств ой тех польза щих и ихвр ти в си лительн быть ис равляю бота ющ частнос рой. Известно ус ропроцессорны стры и блок кон Недостатко кая надежность Наиболее изобретению по стигаемому полГОСУДАРСТВЕННОЕ ПАТЕНТНВЕДОМСТВО СССР(ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБР ТОРСКОМУ СВИДЕТЕЛЬСТВ(71) Московское приборостроительное кструкторское бюро "Восход"(56) Авторское свидетельство СССРЬ 1101827, кл. 6 06 Г 11/18, 1982.Авторское свидетельство СССРМ 1390612, кл, б 06 Р 11/16,1986(прот(54) ДУБЛИРОВАННАЯ ВЫЧИСЛИТНАЯ СИСТЕМА(57) Изобретение относится к областчислительной техники и автоматики ибыть использовано в отказоустойчивь о относится к области вычисники и автоматики и.может вано в отказоустойчивых упычислительных системах, раальном масштабе времени, в стемах со ЯТВАТОЯ-структотройство для контроля миксистем, содержащее реги- роля, устройства является низблизким к предлагаемому технической сущности и доожительному эффекту являравляющих и вычислительных системах. Устройство содержит основное и дублирующее устройства, коммутатор, первый и второй регистры данных, регистр выхода, первый элемент ИЛИ. Новым в устройстве является то, что, с целью повышения досто- верности выходной информации и надежности функционирования, дополнительно введены регистр предварительного анализа, регистр окончательного анализа, блок окончательного анализа, дешифратор, элемент сравнения, счетчик, первый и второй триггеры фиксации, первый и второй триггеры тестового контроля, второй, третий, четвертый, пятый, шестой, седьмой элементы ИЛИ, первый, второй и тоетий элементы И, формирователь импульсов. 9 ил,ется дублированная система, соде основное и дублирующее устройст мутатор, первый и второй регистры выходной регистр, элемент ИЛИ, первый вход тактовых импульсов со с входами тактовых импульсов осно дублирующего устройств, выходы которых соединены со входами гру ных регистров данных, а выходы в ных средств контроля соедин входами данных первого и второго ров данных, второй вход тактовых сов устройства соединен со вх синхронизации первого и второго ре данных, выходы групп данных котор ржащая ва, комданных, причем единен Вного и данных пп дан- строенены со регист- импульодами гистров ых сое1783528 40 Редактор Т,Шагова Тел Коррек ука оизводственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101 аказ 451 ВНИИставитель В.Хар хред М.Моргента Тираж Подписноеосударственного комитета по изобретениям и открытиям при ГКНТ ССС 113035, Москва, Ж, Раущская наб., 4/5Динены с первым и вторым входами данныхкоммутатора соответственно, выход данныхпервого регистра данных соединен с гервым прямым и вторым инверсным входамиуправления коммутатора, выходы данныхпервого и второго регистров данных соединены со входами элемента ИЛИ, выход которого является выходом "Останов"устройства, выход коммутатора соединен совходом данных регистра выхода, третийвход тактовых импульсов соединен со входом синхронизаций регистра выхода, выходкоторого является выходом устройства,Недостатком этой системы являетсянизкая достоверность контроля информации, которая зависит только от достоверности встроенных средств контроля,Встроенйые средства контроля не различают сбоев от устойчивых отказов и сами подвержены сбоям,При наличии двух сбоев, сбоя и отказа вустройстве, сбоев или отказов во встроенных средствах контроля, система выдаетсигнал на прекращение работы,что существенно снижает надежность ее как и вероятность наличия достоверной информации навыходе) ее работы, Таким образом, при использовании средств большой сложности свысокой частотой сбоев система становитсянеэффективной. Кроме того, такая системапозволяет выявить только факт возникновения ошибки первого или второго канала, ане ее характер, что затрудняет устранениенеисправности.Целью изобретения является повышение надежности системы.Сущность изобретения состоит: а) в повышении достоверности выходной информации путем введения средствмежканального сравнения и средств обработки результатов тестового контроля; б) вповышении надежности системы путем анализа данных текущего (рабочего) и тестового контроля, благодаря которомупоявляется возможность выявить сбои аппаратуры выяснить причину возйикновения неисправности, произвестиреконфигурацию системы с перестройкоййаисправный канал,Введение элемента сравнения и обусловленных им связей позволяет произвестимежканальное сравнение и выдать единичный сигнал в случае несовпадения.Введение дешифратора и обусловленных им связей позволяет произвести предварительный"анализ причин неисправностипо данным встроенных средств контроля иэлемента сравнения,Введейие"регистра предварительногоанализа и обусловленных им связей позволяет фиксировать результат предварительного анализа, а также Формировать сигнал"норма" на выходе системы.Введение блока, окончательного анали 5 за и обусловленных им связей позволяетпроизвести анализ отказа поданным предварительного анализа и результатов тестового контроля.Введение регистра окончательного аиа 10 лиза позволяет фиксировать результатокончательного анализа для перестройкиструктуры и формировать на выходе устройства сигналы "Останов", "Сброс переключение на 2 канал", "Сброс переключение на 115 канал", "Сброс" на первом и втором, третьем, четвертом выходах неисправности системы,Введение первого и третьего элементовИЛИ и обусловленных им связей позволяет20 производить перестройку на второй и первый канал системы соответственно перестройку схемы анализа на одноканальныйрежим работы поданным предварительногоили окончательного анализа и формировать25 данные о перестройку на первый второй)канал и блок окончательного анализа.Введение второго элемента ИЛИ и обусловленных им связей позволяет при пойуплении на его входы сигнала "норма" из30 регистра предварительного анализа илисигнала о перестройке на 1 канал с третьегоэлемента ИЛИ формировать разрешающийсигнал на втором входе управления коммутатора,35 Введение четвертого элемента ИЛИ позволяет по данным предварительного анализа сформировать сигнал на включениетестового контроля.Введение пятого элемента ИЛИ и обус 40 ловленных им связей позволяет блокировать регистр предварительного анализа.Введение шестого элемента ИЛИ позволяет сформировать обобщенный сигнална включение тестового контроля по дан 45 ным предварительного анализа и по данным встроенных средств контроля послеперестройки на одноканальный режим работы. 50 Введение седьмого элемента ИЛИ позволяет сформировать обобщенный сигнал "Сброс".Введение первого и второго элементовИ и обусловленных ими связей позволяет 55 сформировать сигналы на включение тестового контроля по данным встроенных средств контроля дублирующего и основ. ных устройств соответственно.Введение третьего элемента И и обусловленных им связей позволяет пропустить1783528 10 15 25 30 35 40 тактовые импульсы на счетный вход счетчика при тестовом контроле.Введение первого триггера фиксации позволяет фиксировать команду на включение тестового контроляи, закрыть. коммута тор до окончания тестового контроля,блокировать регистры выхода и первый,второй регистры данных,Введение второго триггера фиксации позволяет разблокировать регистр окончательного анализа по завершению тестового контроля.Введение первого и второго триггеров тестового контроля и обусловленных ими связей позволяет фиксировать результаты контроля основного и дублирующего устройства соответственно. Причем единичное значение соответствует норме тестового контроля, а нулевое - ненорме, . Введение формирователя импульсов и 20 обусловленных им связей позволяет приводить схему в исходное состояние, обнуляя регистр предварительного анализа, первый и второй триггеры фиксации, первый и второй триггеры тестового контроля, счетчик На фиг.1 и 2 представлена функциональная схема системы; на фиг,3 - граф переходов, системы в различных режимах работы; на фиг,4 - алгоритм работы системы; на фиг.5 и 6 - таблицы состояний дешифратора и блока окоччательного анализа; на фиг,7-9 - .временные диаграммы рэботы,Функциональная схема устройства(фиг,1,2) содержит основное 1 и дублирующее 2 устройства, коммутатор 3, первый 4 и второй 5 регистры данных, регистр 6 предварительного анализа, регистр 7 выхода, регистр 8 окончательного анализа, блок 9 анализа состояния системы, дешифратор 10, схема 11 сравнения, счетчик 12, первый 13 и второй 14 триггеры фиксации, первый 15 и второй 16 триггеры тестов, первый 17, второй 18, треий 19, четвертый 20, пятый 21, шестой 22, седьмой 23 элементы ИЛИ, первый 24, второй 25 и третий 26 элементы И, формирователь 27 импульсов, выходы 28 "норма" данных 29, первый 30, второй 31, третий 32, четвертый 33 выходы "ненорма" системы, первый 34, второй 35, третий 36,четвертый 37 синхровходы системы,Основной 1 и дублирующий 2 вь 1 числительные блоки предназначены для выполнения основных функций системы обработки информации,Коммутатор 3 предназначен для выдачи нэ выход данных с основного или дублирующего устройств или блокирования выхода.Регистры данных 4 и 5 предназначены для фиксации данных с устройств 1 и 2 по синхроимпульсу 2 со входа 35. Имеют выходы групп данных - для выдачи информации нэ выход устройства через коммутатор 3 и выходы данных - для фиксирования состояния встроенных средств контроля.Регистр 6 предварительного анализа предназначен для. фиксирования данных предварительного анализа. В случае однозначно разрешаемой ситуации самоблокируется.Регистр 7 выхода служит для фиксирования выходной информации с коммутатора 3 по синхроимпульсу т 4 со входа 37.Регистр 8 окончательного анализа предназначен для фиксирования данных окончательного анализа для перестройки системы по импульсу тз со входа 36, поступающих с блока 9 анализа. Блок 9 анализа состояния системы преобразовывает информацию предварительного анализа и результаты тестового контроля ВТК,Дешифратор 10 формирует информацию предварительного анализа по данным встроенным средств контроля, поступающих с выходов данных регистров 4, 5 и схемы сравнения 11 на выходы которого поступает информация с выходов групп данных регистр 4,5. При несовпадении, элемент сравнения выдает единичный сигнал,Счетчик 12 формирует сигнал переполнения в момент окончания тестового контроля.Триггер 13 фиксации служит для фиксации состояния тестового контроля, запуска тестового контроля устройств запирания коммутатора 3.Триггер 14 фиксации предназначен для блокирования регистра 8 по окончанию тестового контроля,Триггеры 15 и 16 тестов предназначены для фиксации реакции устройств.на тестовый контроль по переполнению счетчика 12. Элемент ИЛИ 17 служит для формирования сигнала переключения на 2 канал.Элемент ИЛИ 18 предназначен для фор-,мирования сигнала, разрешающего поступление информации 1 канала черезкоммутатор по сигналам "норма" с выхода28 системы или элемента ИЛИ 19, формирующего сигнал переключения на 1 канал.Элемент ИЛИ 20 предназначен для формирования сигнала на включение тестовогоконтроля по данным предварительного анализа,Элемент ИЛИ 21 служит для блокирования регистра 6 в случаях, когда предварительный анализ дает однозначное решение,Элемент ИЛИ 22 предназначен для формирования обобщенного сигнала на включение тестового контроля по данным предварительного анализа или встроенных средств контроля после перестройки на одноканальный режим работы.Элемент ИЛИ 23 предназначен для формирования обобщенного сигнала "Сброс".Элементй И 24 и 25 служат для включения тестового контроля после перестройки на 1 или 2 канал и появления сигнала встроеннбГо средства контроля соОтветствующего канала,Формирователь импульсов 27 предназначен для приведения в исходное схемы обнуления регистра предварительного анализа, триггеров 13, 14, 15, 16, счетчика 12. Элемент И 26 предназначен для пропуска на счетный вход счетчика 12 синхроимпульсов по разрешающему сигналу триггера 13 фиксации,Система работает в 5 режимах (фиг.2): режим 1 - исходное состояние (каналы 1,2 работоспособны), режимы 2,1 и 2.2 - работа на 1,2 канале соответственно (при отказе каналов 2,1 соответственно), режим 3 - тестовый контроль каналов, режим 4 - "останов". Переход из режима в режим показан стрелками.В таблице состояний дешифратора (фиг,5) использованы обозначения:а 1, а 2 - реакция (выходной сигнал) встроенных средств контроля основного и дублирующего устройств соответственно; а=1 - ненорма (сбой или устойчивый отказ); ф - реакция элемента. сравнения: Р = 0 - норма, Р=1 - несовпадение каналов (сбой элемента сравнения или его устойчивый отказ).В таблице состояний блока окончательного анализа (фиг.6), использованы обозначения: К 1 = 1 - сигнал на выходе третьего элемента ИЛИ 19, соответствующий размещению работы на первом канале (основному устройству); К 2=-1 сигнал на выходе первого элемента ИЛИ 17, соответствующий разрешению работы на втором канале (дублирующему устройству); ВТК 1, йтк 2 - сигналы на выходах триггеров тестового контроля 15 и 16, ВТК=О - ненорма по результатам тестового контроля; Ф 91, Ф 92 - физический дефектдстройств 1,2 соответственно, СБ - сбой; Ис - ненорма встроенного средства контроля; Исс - ненорма элемента сравнения; (.)Од" - однотипная ошибка (Ф 9, СБ) в одинаковых разрядах обоих каналов,Временные диаграммы на фиг,7, 8, 9 соответствуют переходам на режимы: фиг 7: 1 - 2.2 - 3 - 2.1, фиг.8: 1 - 3 - 1; фиг.9: 1 - 3 изацикливание системы в последнем режиме(до и-кратного повторения тестового контроля),5 Предлагаемая система работает в 4 режимах;1) исходное состояние - при отсутствиисбоев и устойчивых отказов, все элементыпамяти обнулены, за исключением регистра10 6, единичный сигнал на первом выходе 28которого через элемент ИЛИ 18 разрешаетпоступление информации первого каналачерез коммутатор 3 на вход регистра 7, соответственно, на выход 29 данных системы15 (поз,1 фиг.4);2) работа на исправном канале (поз.14,фиг.4): .2,1 - на 1 канале;2.2 - на 2 канале.20 3) тестовый контроль (поз.8 фиг.4);4) останов(отказ) системы(поз.17 фиг.4),Кроме того, возможно зацикливание системы анализа в режиме тестового контроляпри ненорме встроенных средств контроля25 обоих каналов на и повторений.Логика работы системы следующая: исходное состояние системы (поз.1 фиг.З) оценивается схемой предварительного анализа(ПА) (поз.2 фиг,4) при изменении исходного30 схема ПА блокирует выход информации(поз,З, фиг,4) и производит оценку ситуации(поз.4, фиг.4), Если ситуация разрешима однозначно, т.е. один из каналов выдает достоверную информацию, производится35 переключение на этот исправный канал. Переходу 1 - 2 (фиг,З) соответствуют выходы 3,4дешифратора 10 ПА, показанные в таблицесостояний дешифратора (ТДС) фиг.5. Переходу 1 - 2.2 соответствуют выходы 5,6 де 40 шифратора 10 ПА (ТДС фиг.5). Кроме того,производится перестройка схемы анализана одноканальный режим (поз.5-7, фиг.4) иснимается блокировка выхода. Далее система работает на одном из исправных каналов45 (поз,14, фиг.4). Переходные ситуации(поз.2,3,4,5,6,7) проходят по одному синхроимпульсу практически одновременно, прерывание не происходит. При последующемотказе исправного канала происходит вклю 50 чение схемы тестового контроля (поз.8фиг.4) (переходы 2;1-3, 2.2-3 фиг.З).Тестовый контроль также включаетсяпри неоднозначной ситуации поданным ПА- выходы 1, 7, 8 дешифратора 7 (ТДС фиг.4),55 переход 1-3 фиг.9)По данным тестового контроля производится окончательный анализ ситуации (ОА).Система не отличает сбоев от устойчивых отказов. Уточнение причин ошибки происходит при помощи схемы тестовогоконтроля. Схема анализа, фиксируя факт ошибки одного из каналов, переключает выход системы на исправный канал. Если при тестовом контроле отказавший ранее канал будет признан исправным, следовательно, по данному каналу произошел сбой. По данным ПА, результатам тестового контроля, текущего режима системы (одноканальный следующие ситуации - перевод системы в состояние 2.1, 2.2 (фиг.З). При этом алгоритм перевода аналогичен алгоритму перестройки на одноканальный режим при ПА(поз, 10, 11, 12, фиг,4) - выходы М 1,2 блока ОА таблицы состояний блока ОА (ТСБ) (фиг.6).- перевод системы в состояние 1 (фиг,З, выход 4 ТСБ фиг.6 поз,16 ветвь "нет" фиг.4). 15 20 При окончательной перестройке сйстемы производится сброс всех элементов памяти в исходное, за исключением схемы ОА (поз.13,18, фи г.4),25 При неисправности встроенных средств контроля обоих каналов происходит зацикливание системы в состоянии тестового контроля. Это происходит по следующим причинам: в системе не предус мотрено тестирование встроенных средств контроля при их одновременном сбое, после проведения тестового контроля система возвращается в исходное 1 (фиг,З), Если сиг 35 налы по-прежнему поступают на входсхемы ПА; то вновь повторяются начальные условия включения режима тестового контроля и т.дчто свидетельствует об устойчивом отказе ВСК, ВСК 2. После и-кратного повторения тестового 40 контроля, о чем свидетельствует сигнал навыходе триггера 13, внешняя системапрекращает подачу синхроимпульсов и работаданной системы прекращается;- остановка системы и выдача сигнала 45 на выход (состояние 3, фиг,З, поз,16 ветвь "Да", поз,17, фиг.4, выход М 3 ТСб фиг.6), На время включения тестового контроля, система находится в прерывании, информация 50 на выходе отсутствует, Режим тестового контроля должен заканчиваться восстановлением информации на выходе исправного устройства. В противном случае, на выходе системы пройдет состояние выходов данных устройства на последнем такте тестового контроля..При переходе в различные режимы система работает следующим образом: или двухканальный), схема окончательногоанализа (ОА) производит перевод перестройку системы (поз.8 фиг,4). Возможны Режимы 1 - 2,2(вход 34)По синхроимпульсу т 1 меняется информация на выходах данных основного 1 и дублирующего 2 устройств. Информация выходов данных основного и дублирующего устройства и выходов их встроенных средств контроля (ВСК 1 и ВСК 2 соотв.) по синхроимпульсу фиксиоуется регистрами 4 и 5 данных, Причем информация на выходах групп данных регистров 4,5 соответствует информации на выходах данных основного и дублирующего устройства, а на выходах данных регистров 4,5-ВСК 1 и ВСК 1 соответственно. С помощью элемента 11 сравнения осущеСтвляется межканал ьное сравнение информации, Дешифратор преобразовывает информацию ПА. Логика работы дешифратора отображена в ТСД фиг.5. По синхроимпульсу г (вход 37) информация первого канала системы фиксируется регистром 4. выход которого является выходом системы, единичный сигнал на 5,6 выходах регистров 6 ПА через элемент ИЛИ 17 переключает коммутатор 3 на 2 канал, поступает на вход блока 9 ОА как информация о перестройке схемы на 2 канал, разрешает прохождение информации ВСК 2 через элемент И 24, через элемент ИЛИ 21 блокирует регистр ПА, Сигнал "норма" на выходе 28 системы отсутствует.Режимы 1-2.1Аналогично 1 - 2.2, за исключением того, что задействуются элементы ИЛИ 19, И 25, единичный сигнал с выхода третьего элемента ИЛИ 19 восстанавливает через элемент ИЛИ 18 разрешающий сигнал на втором входе управления коммутатора,Режимы 2.2-3При последующем отказе второго канала, единичный сигнал ВСК 2 через открытый элемент И 24 и шестой элемент ИЛИ 22 переводит в единичное состояние триггер фиксации 13, единичный сигнал с выхода которого блокирует коммутатор, регистры данных и выходной являются сигналом у включения тестового контроля основного и дублирующего устройств, открывает элемент И 26 для посгупления синхроимпульсов т 2 на счетный вход счетчика 12,За эталонное время, счетчик переполнится и.единичный сигнал с его выхода, поступает на единичный вход и на синхровходы триггеров тестового контроля 15, 16, которые фиксируют его результаты ЙТК 1 и ВТК 2 соответственно. ВТК 1 и ВТК 2 подаются на входы блока 9 ОА, на остальные входы которого поступает информация с регистра 6 ПА, Триггер 14 фиксации единиц5 10 15 20 30 35 40 50 ным сигналом на выходе разрешает поступ- ление информации блока ОА на регистр 3, которая фиксируется по синхроимпульсу тз (вход 36). Логика работы блока 9 представлена ТСБ фиг.6. По логике окончательного анализа единичный сигнал появляется на одном из выходов регистра 8 ОА, являющихся выходами системы: выход 30 - останов, выход 31 - переключение на 2 канал, выход 32 - переключение на 1 канал, выход 33 - исходное,Режимы 1-3.Система работает аналогично, за исключением; единичный сигнал со 2,7,8 выходов регистра 6 ТСД фиг.6) через элемент ИЛИ 20 поступает на третий вход элемента ИЛИ 22.,Режимы 3-4.На 30 выходе системы - сигнал "Останов"Режим 3-1;На 31 выходе системы - сигнал "Сброс", который поступает на вход формирователя импульса 27, по импульсу которого происходит обнуление всех элементов памяти, кроме регистра 8, информация которого на дальнейшую работу схемы не повлияет.Режим 3-2.1,На 32 выходе системы - сигнал ."Сброс к 1" по которому происходит сброс, аналогична 4 - 1. Единичный сигнал поступает на третий вход элемента ИЛИ 19. В дальнейшем - переключение на 1 канал аналогично 1-2,1.Режимы 3-.2;2.Система работает аналогично режимам 3,2,1, за исключением: задействует элемент ИЛИ 17. Отличие режимов 3-2.1 и 3.2.-2 от режимов 1 - 2;1 и 1-2.2 состоит в следующем: в первом случае.на выходах системы сигналы "норма", "сброс", 1 2) К", во втором случае - только "сброс" 1 (2) К".В предлагаемой системе на порядок уменьшается вероятность ошибочного фун-, кционирования, что обеспечивает более широкие возможности для ее применения в аппаратуре отказ устойчивых систем, работающих в реальном масштабе времени,Ф а р мул а и зоб ретен и я Дублированная вычислительная система, содержащая основной и дублирующий вычислительные блоки, схему сравнения, выходной регистр, счетчик времени, первый триггер фиксации, формирователь импульса, три элемента И и первый элемент ИЛИ, причем выход переполнения счетчика времени подключен к входу установки первого триггера фиксации, а т л и ч а ю щ а я с я тем, что, с целью повышения надежности системы, в нее введены два регистра данных,регистр предварительного анализа, регистр окончательного анализа, блок анализа состояния системы, дешифратор, коммутатор, второй триггер фиксации, первый и второй триггеры тестов и с второго по седьмой элементы ИЛИ, причем информационные выхо-. ды первого и второго регистров данных подключены к первому и второму соответственно информационным входам схемы сравнения и коммутатора, первый управляющий вход которого подключен к выходу первого элемента ИЛИ и к первым входам первого элемента И и второго элемента ИЛИ, старшие разряды выходов первого и второго регистров данных подключены к одноименным разрядам входа дешифратора и. к информационным входам соответственно первого и второго триггеров тестов, синхровходы которых подключены к выходу переполнения счетчика времени, выходы первого и второго триггеров теста, первого и третьего элементов ИЛИ и все, кроме старшего, разряды выхода регистра предварительного анализа подключены к соответствующим разрядам информационного входа блока анализа состояния системы, выход которого ,соединен с информационным входом регистра окаЬчательного анализа, выход третьего элемента ИЛИ подключен к первым входам вторых элементов И и ИЛИ и первому входу пятого . элемента ИЛИ, второй вход которого подключен к выходу старшего разряда регистра предварительного анализа, а выход пятого элемента ИЛИ соединен с вторым управляющим входам коммутатора, выход которого соединен с информационным входом выходного регистра, выход которого является информационным выходом системы, выходы первого и второго элементов И и четвертого элемента ИЛИ подключены к соответствующим входам шестого элемента ИЛИ, выход которого соединен с установочным входам второго триггера фиксации, выход которого подключен к входам строба основного и дублирующего вычислительных блоков, первого и второго регистров данных, выходного регистра и коммутатора и к первому входу третьего элемента И, выход которого соединен со счетным входом счетчика времени, выход схемы сравнения подключен к третьему разряду входа дешифратора, выход которого соединен с информационным входом регистра предварительного анализа, вход строба которого соединен с выходом второго элемента ИЛИ, а первый, второй и седьмой разряды выхода - с первым - третьим входами соответственно четвертого элемента ИЛИ, выходы третьего, четвертого и пятого, шестогоразрядов выхода регистра предварительно- контроля основного и дублирующего вычисго анализа соединены с первыми и вторыми лительных блоков подключены к первым и входами соответственно первого и третьего вторым информационным входам соответэлементов ИЛИ, выход первого триггера ственно первого и второго регистров данфиксации подключен к входустроба регист ных, а управляющие выходы тестового ра окончательного анализа, информацион- контроля. основного и дублирующего вычисный выход которого является лительных блоков подключены к вторым диагностическим выходом системы,. пер- входам соответственно первого и второго вый-третий разряды которого соединены с элементов И, первый синхронизирующий одноименными входами седьмого элемента 10 вход системы подключен к тактовым входам ИЛИ, а второй и третий разряды - с третьи- основного и дублирующего блоков, второй ми входами третьего и первого элементов синхронизирующий вход системы подклю- ИЛИ соответственно, выход седьмого эле- чен к синхровходам первого и второго реги- мента ИЛИ подключен к входу управления стров данных и второму входу третьего формирователя импульса, выход которого 15 элемента И, третий. синхронизирующий соединен с входами сброса счетчика време- . вход системы подключен к синхровходам ни, первого и второго триггеров фиксации;регистров предварительного и окончательпервого и второго триггеров тестов и реги- ного анализа, а четвертый синхронизирую- стра предварительного анализа, информа- щий вход системы является синхровходом ционные выходы и выходы встроенного 20 выходного регистра,