Устройство для анализа псевдослучайных тестовых последовательностей

5 10 15 20 25 30 35 40 45 50 55 60 65 3мы ИЛИ 7 через инвертор 11 подключен на вход схемы И 12, второи,вход которой и третий вход схемы И У подключены к выходам управляющего триггера 18, Последний подключен также к вторым входам схем ИЛИ 12. Выходы схем ИЛИ 9 и 12 через схему ИЛИ 14 подключены на вход делителя частоты 15, выступающего в роли счетчика импульсов. Шина, сброса делителя частоты в исходное состояние подключена на вход делителя частоты 1 Ь, представляющая счетчик времени, Вход блока 1 Ь подключен к входу гП устройства, на который поступает тактовая частота, Делитель частоты 15 через дешифраторы 17 и 18 подключен ко входам управляющего триггера Ы, один из выходов последнего подключен к выходу 1 Ч устройства анализа теста, с которого снимаются сигналы на счетчик расфазировок. Выходы инверторов 1 О и 11 подключены соответственно к выходами Ч 1 устройства, с которых снимаются сигналы на счетчик сооев и счетчик всех ошибок ошибок из-за неисправности канала и ошиоок из-за расфазировки датчика испытательно, о еста),В режиме фазированпя (см. фиг, 2) анализируемый тест поступает через схемы И 2, ИЛИ 8 на регистр сдвига . Обратная связь регистра с выхода схемы полусумматора 5 разомкнута за счет подачи запрещающего сигнала с выхода управляющего триггера 18 на схему И 1. Кроме того, анализируемый тест поступает на один из входов полусумматора б. Регистр 4 и схемы запрет равнозначности 5 и Ь проверяют анализируемый тест на подчинение закону формирования рекуррентного кода. Если входной тест удовлетворяет данному закону и происходит заполнение регистра принимаемым тестом, то на выходе полусумматора б появляются импульсы (сигналы отрицательного потенциала), Указанные импульсы через последовательно подключенный пнвертор 10, схему ИЛИ 7 (см. фиг. 2,в), инвертор 11, схему И 12 и схему ИЛИ 14 поступают на делитель частоты 15, При этом, если на каком- нибудь такте анализируемого теста на вход П (сы, фиг. 2,б), подключенный к устройству оценки качества сигнала, поступит сигнал, определяющий ошибку в передаваемом тесте, то со входа П на схему ИЛИ 7 будет подан сигнал, запирающий прохождение импульса с полусумматора б с указанным тактом на делитель частоты 15 (см. фиг. 2,г). Делитель частоты 15 сбрасывается в исходное положение от импульса, снимаемого с делителя частоты 1 б, на вход которого поступает тактовая частота. Импульс с делителя частоты 15 через дешифратор 18 поступает на управляющий триггер 18 и вызывает его срабатывание (см. фиг. 2,д). Время появления импульса, поступающего с делителя частоты 15 на дешифратор 18 и импульса сброса на выходе делителя частоты 1 б определяется разрядностью рекуррентного теста и длительностью анализируемых комбинаций теста. При срабатывании управляющего триггера 18 устройство анализа теста переходит из режима фазирования в режим анализа теста.Рассмотрим работу устройства в режиме анализа теста см. фиг. 3). В данном режиме регистр 4 замкнут в кольцо посредством обратной связи через схему И 1 (схема И 2 закрыта сигналом плюс, поступающим с выхода управляющего триггера 18 и тест с вхо. да 1 на регистр 4 не поступает). Регистр 4, схема запрет равнозначности 5 и схема И 1 образуют датчик рекуррентного кода, фаза которого на выходе полусумматора 5 совпадает с фазой входного теста, Анализируемый тест поступает с входа 1 на полусумматор Ь, на второй вход которого поступает рекуррентный код с выхода полусумматора 5, Каждая ошибка в анализируемом тесте фиксируется на выходе инвертора 10 (см. фиг. З,е), подключенного к выходу 11 устройства анализа теста. В процессе передачи исследуемого теста возможно наступление расфазировки. Зто должно привести к возвращению устройства анализа в режим фазирования и осуществляется следующим способом. При появлении на выходе полусумматора б (при соответствующем такте анализируемого теста) сигнала ошибки и отсутствии ошибки в канале связи (положительный потенциал на входе П - фиг. З,б) через схему И 9 и последовательно подключенную к ней схему ИЛИ 14 поступит импульс на вход делителя частоты 15 (см. фиг. З,г). При заданном количестве таких импульсов через дешифратор 17 поступает сигнал на вход управляющего триггера И, вызывая его срабатывание (см. фиг. З,д) и тем самым вызывая переход из режима анализа в режим фазирования. Предмет изобретения Устройство для анализа псевдослучайных тестовых последовательностей, содержащее кольцевой регистр рекуррентного кода, полу- сумматоры, делители частоты, управляющий триггер, схемы И, ИЛИ, инверторы, отгичаюигееся тем, что, с целью повышения эффективности анализа псевдослучайных тестовых последовательностей, один из входов первой схемы ИЛИ подключен к входу первой схемы И, а также через инвертор к выходу первого полусумматора, другой вход схемы: ИЛИ подключен к входной клемме устройства, а также через второй инвертор к другому входу первой схемы И, выход первой схемы ИЛИ подключен через третий инвертор ко входу второй схемы И, третий вход первой схемы И и второй вход второй схемы И подключены к выходам управляющего триггера, выходы первой и второй схем И подключены через вторую схему ИЛИ ко,входу первого делителя частоты, подключенного через дешифраторы к входам управляющего триггера, выходы которого подключены к пер328469 фиг. 7 ВхЮ вым входам третьей и четвертой схем И, второй вход третьей схемы И подключен к выходу второго полусумматора, соединенного с одним из входов первого полусумматора, второй вход которого соединен со вторым входом четвертой схемы И и с другой входной клеммой устройства, а шина сброса первого делителя частоты - подключена к выходу второго делителя частоты, соединенного с источ ником тактовых импульсов.Составитель И, Шелппова Текрсд Т. Ускова Редактор Е. Гончар Корректор Т, Гревцова Тппограгрия, пр. Сапунова, 2 Заказ 667/18 Изд.173 Тираж 448 Подписное1 дНИИПИ Комитета по делам изобретснпй и открытий при Совете Министров СССРМосква, Ж, Раушская наб., д. 4/5