Устройство для контроля микропроцессорной системы

(19) ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР(71) Особое конструкторское бюро "Союз" : (72) В,В.Рыбка, М.П.Ткачев и В,Ю,Пикин (56) Авторское свидетельство СССР М 1185336, кл, 6 06 Р 11/00, 1983.Авторское свидетельство СССР1 ч. 1290333, кл, 6 06 Р 11/26, 1985,(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ МИКРОПРОЦЕССОРНОЙ СИСТЕМЫ(57) Изобретение относится к цифровой вычислительной технике и может быть использовано при построении микропроцессорных систем и микроЭВМ с контролем, Цель изо бретения - сокращение простоев микропроцессорной системы при проведении контроля и расширение функциональных возможноИзобретение относится к цифровой вычислительной технике и может быть использовано при построении микропроцессорных систем и микроЭВМ с контролем.Целью изобретения является сокращение простоев микропроцессорной системы при проведении контроля и расширение функциональных возможностей устройства,На фиг. 1 и 2 представлена функциональная схема устройства для контроля микропроцессорной системы; на фиг. 3 - схема блока сравнения; на фиг, 4 - алгоритм функционирования микропроцессора с контролем; на фиг. 5 - временные диаграммы работы устройства; на фиг, б - структура тестовой программы,Устройство для контроля микропроцессорной системы (фиг. 1 и 2) содержит контролируемый микропроцессор 1, системный контроллер 2, дешифраторы 3 и 4, блок 5 стей устройства. Цель достигается путем введения в устройство системного контроллера, первого и второго дешифраторов. блока стековой памяти, второго, третьего и четвертого триггеров, первого и второго шинных формирователей, буферных регистров данных и адреса, элемента НЕ, четвертого., пятого, шестого элементов ИЛИ, группы элементов ИЛИ, Сущность изобретения состоит в сокращении простоев микропроцессорной системы при проведении контроля, а также в расширении функциональных возможностей устройства за счет организации контроля микропроцессора в процессе функционирования микропроцессорной системы в режиме прямого доступа к памяти, когда микропроцессор переходит в состояние "Захват", 6 ил. памяти тестов, блок 6 стековой памяти, счет- а чики 7 и 8, триггеры 6-12, блок 13 сравнения, шинные формирователи 14-15, ц буферные регистры данных 16 и адреса 17, элементы И 18-25, элемент НЕ 26, элемент ИЛИ 27 - 32, группу 33 элементов ИЛИ, фьНа фиг. 1 и 2 цифрами 34 обозначен 4 прямой выход четвертого триггера; 35 - ин- Д формационные выходы блока 5 памяти тестов; 36 - шина адреса микропроцессора и 37.1, 37.2 - соответственна выходы разря ей дов 5, 0; 37 - шина данных; 38 - прямой выход третьего 9 триггера; 39 - выход сигнала 9/81 ТЕ микропроцессора; 40 - вход сигнала 1 ЙТЕ микропроцессора; 41 - выход сигнала ЯЮК микропроцессора; 42 - выход сигнала ОВ 1 й микропроцессора, 43 - выход сигнала Н 1.ОА микропроцессора; 44 - вход НО 1 О микропроцессора; 45 - вход 1 МТ микропроцессора; 46 - вход ВЕЯТ микропро1753474 7 есао 8 ая про гоамга гс "т Составитель А,СиротсТехред М.Моргентал рре Редактор Л.Гратил Ф,Заказ 2769 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5 зводственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101цессора; 47 - 51 - соответственно входы устройства с первого по пятый; 52 - группауправляющих выходов системного контроллера 2; 53 - второй выход первого 3 дешифратора; 54 - первый выход первого 3дешифратора; 55 - выходы второго 8 счетчика; 56 - выход третьего элемента ИЛИ; 57- выходы второго 14 шинного формирователя; 58 - выходы первого 15 шинйого формирователя; 59-65 - соответственно пятый,второй, шестой, седьмой, первый, четвертый и третий выходы устройства.Блок 13 сравнения (фиг, 3) содержитблок 66 памяти эталонов, схему 67 сравнения, триггер 68, элемент И 69,Рассмотрим назначение элементовпредлагаемого устройства (фиг, 1 и 2),Микропроцессор 1 служит для обработки поступающей на его входы инфоримации,По отношению к устройству он являетсяобъектом контроля,Системный контроллер 2 служит дляформирования управляющих сигналов посигналам состояния микропроцессора приобращении внешним устройствам; а такжеобеспечивает прием и передачу 8-разрядной информации между шиной данных мик ропроцессора и системной шиной.Дешифратор 3 служит для"аппаратнойподдержки программной проверки значения сигнала Н 01 О путем дешифрации адреса шинного формирователя 15 и выдачи наего управляющий вход единичного сигналас первого своего выхода 54, а также дляорганизации работы блока 13 сравнения путем обнаружения момента появления адреса этого блока на шине адреса этого блока,на шине 36 адреса и выдачи единичногосигнала с выхода 53 на его вход,Дешифратор 4 служит для дешифрациикода команды,Блок 5 памяти тестов служит для хранения восьми тестовых рп программ (тестОтест 7), состоящихиз некоторых последовательностей команд микропроцессора 1 ипредназначенных для проверки его работоспособности.Блок 6 стековой памяти является стекоаым ОЗУ и служит для записи в него содержимого счетчика команд, регистров общегоназначения, аккумулятора и регистра флагов микропроцессора 1 перед началом тестирования, а также на хранение этойинформации во время выполнения тестовой программы и выдачи для записи в регистр флагов, аккумулятор, регистр общегоназначения и счетчик команд их содержимого в конце тестирования.Счетчик 7 служит для определения конца выполнения команды ВЕТЧВИ путем подсчета сигналов ОВ 1 Й, формируемых микропроцессором во втором и третьем машинных циклах выполнения этой команды. После поступления на его вход сигнала ОВ 1 М в третьем машинном цикле команды ВЕТОВЙ на выходе счетчика появлентся единичный сигнал,Счетчик 8 служит для задания трехраз 10 рядного номера тестовой программы, подлежащей выполнению. Этот номер используется в микропроцессоре для задания адреса начальной команды тестовой программы, а в блоке 13 15 сравнения - для выборки эталонного отклика микропроцессора на эту программу,Триггер 9 служит для фиксации момента появления на входе устройства сигнала НО 1 О при наличии на его синхровходе син 20 та появления сигнала ЮТ как от устройства контроля, так и от внешних устройств, при наличии единичного сигнала сигнала 1 ИТЕ на выходе 40 микропроцессора и выдачи сигнала 1 ИТ на одноименный вход микропроцессора, а также запрета приема сигна 35 40 ла НО 1 О при наличии сигнала 11 чТ путем подключения прямого выхода триггера 11 к инверсному входу элемента И 23.Триггер 12 служит для фиксации момента появления кода команд ВЕТОВК на шине 45 данных микропроцессора в цикле выборки команды. Блок 13 сравнения служит для хранения эталонных откликов на тест по окончаниикаждого теста), сравнения по окончании каждой тестовой программы эталонных откликов на устройстве сравнения, принятия 50 решения о наличии или отсутствии ошибкии фиксации конца контроля.Шинный формирователь 14 служит для 55 формирования кода команды НО 1 О перехода к программе тестового контроля при прерываниях от схемы контроля и выдачи его на шину данных, Адрес перехода определяется значениями сигналов, поступающих с выхохросигнала,Триггер 10 служит для выдачи разрешения на проведение контроля нулевым сигналом со своего инверсного выхода, выдачи25 сигнала высокого уровня Н 1 ОА к внешнимустройствам с прямого выхода, а также дляперевода шины данных и шины адреса всостояние высокого импеданса, а шины управления - в состояние высокого уровня,30 Триггер 10 переходит в состояние "1" приналичии на его 1-входе единичного сигналаи переднего фронта сигнала 1 ИТА на егосинхровходе.Триггер 11 служит для фйксации момендов счетчика на 3 - 5-е разряды шинного формирователя.Шинный формирователь 15 служит дляформирования на шине данных. кода(11111111)2 при проведении контроля значения сигнала НО О в конце каждого теста,если сигнал НОО высокого уровня и кода(00000000)2 и если сигнал НО 1.0 низкогоуровня,Буферный регистр 16 данных служит 10для перевода шины данных в состояние высокого импеданса при появлении на прямомвыходе триггера 10 сигнала высокого уровня,Кроме того, он обеспечивает изменение 15направления передача данных по шине данных в соответствии с управляющими сигна. лами микропроцессора,Буферный регистр 17 адреса служит дляперевода шины адреса в состояние высокого импеданса при появлении на прямом выходе триггера 10 устройства сигналавысокого уровня,Элемент И 18 служит для формированиясигнала "Сброс" путем коммутации едйничного значения сигнала с выхода счетчика 7и инверсного значения сигнала НО О навходе 47 устройства.Элемент И 19 служит для обнаруженияначала машинного цикла М 1 путем анализа 30. поступающих на его входы сигналов ЯЙС,05, Рб,Элемент И 21 служит для коммутациисигналов с прямого выхода триггера 9 и сигнала 1 лПд с выхода системного контроллера 352 и выдачи сигнала на управляющий входшинного формирователя 14,.Элемент И 20 служит для формированиясигнала йа счетном входе счетчика 7 по сиг налу ОВ 1 й на выходе 42 микропроцессора в 40процессе выборки кода команды ВЕТОВЙ,Элемент И 22 служит для выдачи на 1 вход триггера 11 единичного сигнала толькопри единичном значении сигналарТЕ микропроцессора и сигнала 1 НТ, 45Элемент И 23 служит для коммутациисигналов НО О, 1 МТЕ, ЯК С и ин версногозначения сигйала с прямого выхода триггера 11 и выдачи их на вход триггера 9.Элемент И 24 служитдля формирования 50единичного сигнала на входе НОО микропроцессора при нулевом значении сигнала1 КТЕ с его выхода и наличии внешнего сигнала НО О на входе 47 устройства,Элемент И 25 служит для формирования 55сигнала запроса прерывания 1 ИТ от устрой-"ства контроля путем коммутации сигналов спрямого выхода триггера 9 и инверсноговыхода триггера 10. Элемент НЕ 26 служит для выдачи на вход Т выбора направления передачи буферного регистра 16 данных инвертированного значения сигнала Ь/В для управления буферным регистром 16 данных,Элемент ИЛИ 27 служит для организации профилактического контроля с помощью сигнала "Пуск" с входа 48. устройстваЭлемент ИЛИ 28 служит для формирования сигналаоТ путем логического суммирования значения сигнала ЮТ от внешних устройств и сигнала КТ, сформированного устройством контроля,Элемент ИЛИ 29 служит для организации установки триггера 11 в "Ои как по сигналу ИТЕ = 0 с входа 40 микропроцессора, так и по сигналу высокого уровня с входа 46 устройства,Элемент ИЛИ 30 служит для выдачи на выход устройства сигнала Н ОА, сформированного как устройством контроля, так и самим микропроцессором,Элемент ИЛИ 31 служит для запрета выдачи сигнала низкого уровня сигналаМТА на выход устройства в режиме контроля,Элемент ИЛИ 32 служит для организации установки в иОи триггеров 9, 10 и 12 и счетчика 7 как по сигналу окончания тестового контроля, так и по единичному сигналу на входе 46 устройства.Группа элементов ИЛИ 33.1 , 33,4 служит для запрета выдачи управляющих сигналов низкого уровня ВО, ЯВ, ВО 10 на группу выходов 63 устройста при наличии нулевого значения сигнала на инверсном выходе триггера 10.Рассмотрим назначение элементов блока 13 сравнения (фиг, 3)Блок 66 памяти эталонов является постоянным ЗУ и служитдля хранения эталонных значений результата выполнения каждого теста микропрбцессора (отклика на тест), а также для выдачи, этих эталонных значений на вхемы сравнения при подаче на адресные выходы блока номера соответствующего теста.Схема 67 сравнения служит для сравнения фактических результатов контроля с эталоннь 1 ми значениями.Триггер 68 служит для фиксации ошибки при тестировании и выдаче сигнала об ошибке на выход устройства,Элемент И 69 служит для формирования сигнала об окончании выполнения всех тестов (с нулевого по седьмой) и начала нового цикла выполнения тестов. Этот сигнал может использоваться для оповещения оператора, контролирующего работу системы,Рассмотрим работу предлагаемого устройства.Устройство может работать в двух режимах,Первый режим - контроль без остановки функционирования микропроцессорнойсистемы, осуществляемой в моменты ее работы в режиме прямого доступа в память иинициируемый сигналом Н 01 О на входе 47,поступающим от контроллера прямого доступа к памяти,Второй режим - профилактический контроль, для проведения которого требуетсяприостановка работы системы. Этот режиминициирцется подачей сигнала на вход 48"Пуск" от таймера или от пульта оператора.Рассмотрим работу устройства в первом режиме - режиме контроля в процессефункционирования.После подачи на вход 46 устройства сигнала ВЕЯЕТ начальной установки (высокогоуровня) длительностью не менее трех периодов тактовой частоты микропроцессор 1устанавливается в исходное состояние, Поэтому сигналу триггера 9 - 12 и счетчики 7 и8 устанавливаются в нулевое состояние, информационные выходы ПЗУ 5 и ПЗУ 6 переходят в состояние высокого импеданса,буферные регистры данных 16 и адреса 17готовы к передаче информации, выходышинных формирователей 14 и 15 переведены в высокоимпедансное состояние. Микропроцессор переходит к выполнению командрабочей программы, Коды этих команд хранятся в системном ПЗУ, подключенном к. системным шинам 63-65, При отсутствиисигнала Н 01 О на входе 47 его работа неотличается от обычной (фиг, 4), В первомтакте Т 1) микропроцессор выдает на шину36 адреса адрес ячейки памяти системногоПЗУ, в которой хранится код команды, а нашину 37 данных выдает слово состояния,которое дешифруется в системном контроллере 2.В такте Т 2 анализируются состояниясигналов на входе микропроцессора ВЕАОУ(не показан), на входе 47 устройства сигналов Н 01.Р, а также значение разряда ОЗслова состояния (значение сигнала Н 1 ТА(подтверждение останова).Если сигнал ЙЕАОУ = 0 (фиг, 4), то микропроцессор переходит в состояние ожидания и находится в нем до тех пор, пока навход ВЕАОУ не поступит сигнал высокогоуровня. Если ЙЕАОУ = 1 и сигнал Н 1.ТА = 1,то микропроцессор переходит в состояниеостанова. В этом состоянии микропроцессор может выполнять циклы прерывания и15 20 25 30 триггера 9 через открытый единичным сиг налом с инверсного выхода триггера 10 элемент И 25, через элемент ИЛИ 28 и 40 днему фронту импульса Ф 1 с входа 49 уст 45 31, запрещая тем самым выдачу сигнала внешнимустройствам. Сигнал с прямоговы 50 55 510 циклы захвата, но выйти из состояния оста- нова он может лишь по сигналу "Сброс", поступающему на вход 46 устройства,Если сигналы ВЕАОУ и Н 1 ТА имеют значения соответственно 1 и О, то анализируется значение сигнала Н 01 О (" Захват" ) на входе 47 устройства, Если сигнал Н 01 О - низкого уровня, то микропроцессор переходит к такту ТЗ ваыполнения команды,Е с сигнал Н 010 высокого уровня, то в зависимости от значения сигнала 1 МТЕ на выходе 40 микропроцессора последний переходит в режим захвата (1 КТЕ = О, элемент И 24 открыт и на вход 44 микропроцессора, поступает единичный сигнал) или в режим контроля (1 ЙТЕ = 1, элемент И 24 закрыт).Для того, чтобы не нарушать логику ра- боты микропроцессорной системы при переходе к режиму контроля, необходимО выдать для внешних устройств сигналы, соответствующие режиму "Захват" микропроцессора, а также перевести в состояние высокого импеданса шину адреса и шину данных, а шину управления перевести в состояние высокого уровня, Это происходит следующим образом,При 11 чТЕ = 1 по сигналам Н 01 Р и Я 1 КС единичный сигнал через элемент И 23 подается на вход установки в "1" триггера 9 и по импульсу Ф 2, поступающему с входа 50 устройства на вход синхронизации триггера 9,переводит его в единичное состояние.Единичный сигнал с прямого выхода открытый сигналом 11 чТЕ с выхода 40 микропроцессора элемент И 22 поступает на вход установки в "1" триггера 11, который по заройства устанавливается в единичноесостояние,Кроме того, сигнал с прямого выходатриггера 9 поступает на вход элемента ИЛИ хода триггера 11 поступает на вход 45 микропроцессора, который идентифицирует его как сигнал ЮТ - "Запрос прерывания", а сам продолжает выполнение текущей команды, так как значение сигнала на входе анализируется им после окончания выполнения текущей команды. Если текущая команда окончена, то микропроцессор переходит с такта Т 1 к выполнению машинного цикла М 8 - "Прерывание", При этом в такте Т 1 сигнал 1 МТЕ с выхода 40 микропроцессора равен "0" и микропроцессор выдает по шине данных сигнал состояния 1 ИТАграммы в поле будет записан код (000)2, 55Сигнал ЙТА поступает также на вход синхронизации триггера 10, который по заднемуфронту сигнала ЙТА сигналом с прямого выхода триггера 9 переводится в единичное состояние. Единичный сигнал с прямого вы"Подтверждение прерывания" (разряд ОО = =1 слова - состояния),Этот сигнал используется для разрешения выдачи на шину данных команды и адреса перехода на подпрограмму прерывания, Подпрограмма прерывания в данном случае представляет собой набор функциональных тестовых программ (тест Отест 7), каждая из которых имеет в своемсоставе модуль перехода, модуль собственного теста, модуль опроса сигнала НОЕО и модуль возврата (фиг, 6).Модули перехода (возврата) содержит команды пересылки данных из регистров в стек (или обратно) и предназначены для сохранения содержимого регистров микропроцессора в стеке, роль которого выполняет блок 6 стековой памяти, Модуль опроса сигнала предназначен для определения значения сигнала НО на входе 47 устройства. 8 зависимости от того, равен он 0 или 1, осуществляется соответственно либовозврат к основной программе (НО О = О), либо выполнение. следующей тестовой прогррммы (при НО 1 О = 1).Если при НО О = 1 успевают выполниться все 8 тестовых программ и после этого значение сигнала НОЮ равно О, то осуществляется возврат к основной программеВ конце каждого теста производитсяпрограммный вывод результата из микропроцессора в блок сравнения, где происходит сравнение результата контроля"сэталонным значением на вхеме 67 сравнения (фиг, 3). Рассмотрим более подробно переход ктестовой программе, начиная с первого такта работы микропроцессора в режиме "ПрерывайиеСигнал 1 ЙТА с выхода 52,5 системногоконтроллера 2 поступает на инверсный входэлемента И 24, и единичный сигнал с выхода этого элемента (триггер 9 находится в единичном состоянии) поступает на вход управления шинного формирователя 14, разрешая тем самым выдачу на шину данных кода (00 ЙЙЙ 000)2 со счетчика 8, Трехразрядное поле ЙЙЙ обеспечиваетвозМожность формирования начальных адресов для восьми различных программ КЯТЙЙЙ обслуживания прерываний (тестовых программ). Например, для нулевой тестовой про 10 1520304045 хода триггера 10 подается через элемент ИЛИ 30 нэ выход 60 устройства в качестве сигнала подтверждения захвата для контроллера прямого доступа к памяти,Этот сигнал разрешает контроллеру начать прямой доступ.Кроме того, сигнал с прямого выхода триггера 10 подается на управляющие входы буферного регистра 16 данных и буферного регистра 17 адреса для перевода системных шин даннь 1 х 64 и адреса 56 в высокоимпедансное состояние, а также на входы элементов ИЛИ 33.133,4 для перевода шины 52 управления в состоянйе высокого уровня и запрета. Таким образом, выдачи сигналов управления в эту шину, Этот же сигнал поступает на второй управляющий вход дешифратора 3. Таким образом;микропроцессор будет подготовлен к проведению контроля без нарушения логики его работы в режиме "Захват", так как для внешних устройств были выданы сигналы подтверждения прямого доступа к памяти, а шины управления, адреса и данных отключены от системных шин.Одновременно с инверсного выхода триггера 10 нулевой сигнал подается на управляющие входы блока 5 памяти тестов и блока 6 стековой памяти и разрешает их работу,По сигналу 1 ЙТ содержимое счетчика команд микропроцессора записывается в блок 6 стековой памяти, что происходит следующим образом, С помощью кода (00 ЙЙЙ 000)2, сформированного счетчиком 8 и поступившего в такте Т 1 через шину данных в микропроцессор,. в счетчике команд формируется шестнадцатиразрядный адрес (000 000 000 ЙЙЙ 000)2. Этот адрес является адресом первой команды очередной тестовой программы.По этому адресу йачинается выборка из ПЗУ 5 и выполнение команд тестовой программы, началом которой является модуль перехода (фиг. 6).Этот модуль содержит комакды, обеспечивающие программнуюперезапйсь содержимого регистров микропроцессора в блок 6 стековой памяти. Далее выполняется основная часть теста, результат выполнения которой должен быть выведен через шину 37 данных в блок 13 сравнения,В этом блоке этот результат сравнивается с эталоном, который хранится в ПЗУ 66 блока 13, Сравнение происходит по сигналу записи ЙЮО, поступающему с выхода 51,1 системного контроллера 2 на вход СЯ 2 схемы 67 сравнения йри наличии разрешающего сигнала с выхода 53 дешифратора 3, Сигнал "1" на выходе 53 дешифратора 3формируется путем дешифрации адреса прихода второго сигнала ОВй, что соответсхемы сравнения, поступающего по шине ствует выборке второго байта адреса, т,е, к адреса на дешифратор 3, В случае несовпа- окончанию выборки команды, счетчик 7 выдения результатов выполнения теста и зта- дает сигнал "1" на вход элемента И 18, отлона на выходе схемы 67 сравнения 5 крытый по инверсному входу нулевым появляется единичный сигнал и поступает значением сигнала НОО с входа 47 устройнаинформационный входтриггера 68, кото- ства. Этот сигнал через элементы И 18 и рый по переднему фронту сигнала МЙ 10 ус- ИЛИ 32 поступает на В-входы триггеров 9- танавливается в "1". Навыход 62 устройства 12 и счетчиков 7 и 8, устанавливая их в поступает сигнал "Ошибка". 10 нулевое. состояние.В случае равенства результата выпол- При этом единичный сигнал с выхода нения теста и результата на выходе схемы триггера 10 поступает на управляющие вхо сравнения формируется нулевой сигнал, ды блока 5 памяти тестов блока 6 стековой и триггер 68 остается в нулевом состоянии памяти и переводит их выходы в высокоим(фиг. 3), 15 педансные состояния, запрещая тем самымПосле окончания основной части теста обращение к ОЗУ 6 и ПЗУ 5.начинает выполняться модуль проверки Буферные регистры данных 16 и адреса значения сигнала НО 0 (фиг, 6). Для этого 17 переходят из состояния высокого импе- выполняется команда ввода информации в данса в режим передачи информации, нодмикропроцессорс шинного формирователя 20 ключив соответственно внутренние шины 15, при выполнении которой на шину адреса данных 37 и адреса 36 к системным шинам выставляется адрес шинного формировате- данных 64 и адреса 65, Нулевым сигналом ля 15, В результате этого с выхода 54 де- прямого выхода триггера 10 на элементы шифратора выдается О, который поступает " ИЛИ 33.133,4 и нулевым сигналом с пряна счетный Вход счетчика 8 и увеличивает 25 мого выхода триггера 9 на элемент ИЛИ 31 его содержимое на единицу, подготовив но- разрешается выдача управляющих сигналов мер очередного теста. микропроцессора на внешние устройства,Сформированный восьмиразрядный На выходе 40 микропроцессора формируеткод 11111111)з (если НО 1 О = 1) или ся сигнал %ТЕ высокого уровня, если не (00000000)а(если НО.О = 0) выдается с шин было программного запрета прерываний. ного формирователя 15 на шину 37 данных Таким образом, микропроцессор перейи вводится в микропроцессор, дет из режима контроля в режим обработкиДалее программно анализируется эна- команд и продолжает функционирование в чение сигнала НО на основе анализа вве- . соответствии с поступающими на его входы денного коДа. При НОСО=Оосуществляется 35 сигналами управления до прихода следую- переход на модуль возврата, в котором осу-щего сигнала НО.О на вход 47 устройства. ществляется выполнение операций обрат- Если поступил запрос прямого доступа ной пересылки содержимого регистров, в память(НОЮ=1), носигнал 1 ИТЕ на входе микропроцессора на ОЗУ 6 в микропроцес микропроцессора низкого уровня (просор. После этого выполняется однобайтная 40 граммный запрет обработки прерываний), команда йЕТЧВИ, по которой из ОЗУ 6 в токонтрольнебудетпроиэводиться. Сигнал счетчик команд загружается адрес возвра- запроса (НООЭ = 1) поступает через открыта. Для окончания контроля и приведения тый элемент И 24 на вход 44 микропроцесустройствависходноесостояниенеобходи- сора, и микропроцессор в соответствии с мо определить момент окончания перехода 45 логикой своей работы переходит в состояк основной программе, Это осуществляется ние "Захват".путем обнаружения момента выборки кода Работа устройства во втором режиме команды ВЕТ 1/ЙТ с помощью дешифратора профилактического контроля в целом анало. Единичный сигнал с его выхода по эадне- гична описанной. Переход в этот режим прому фронту синхроимпульса второй фазы Ф 2, 50 исходит при подаче единичного сигнала на поступившему с входа 50 устройства, пере- вход "Пуск", например, с пульта оператора. водит триггер 12 в единичное состояние и Осуществляется он так же, как и в первом сигнал с прямого выхода триггера открыва- режиме, и продолжается до тех пор, пока не ет элемент И 20, .закончено выполнение всех тестов, Если вЗатей йрйвыполнении циклов чтения 55 момент окончания цикла проверки сигнал из ОЗУ 6 первого и второго байтов адреса "Пуск" не снят; то цикл повторится заново и возврата микропроцессор выдает сигналы т,д.ОВ 1 М, которые поступают в такте Т 2 каждо- Ф о р м у л а и з о б р е т е н и я го цала считывания через открытый эле- Устройство для контроля микропроцесмент И 20 на счетный вход счетчика 7. После сорной системы, содержащее счетчик, во, семь элементов И, первый триггер, три элемента ИЛИ, блок сравнения, блок памяти тестов, причем прямой выход первого триггера соединен с первым входом первого элемента И, выход которого соединен со счетным входом первого счетчика, выход сигнала синхронизации контролируемого микропроцессора подключен к первому входу второго элемента И, выход сигнаЛа разрешения прерывания контролируемого процессора соединен с первым инверсным входом третьего элемента И, вход начальной установки устройства соединен с первым входом первого. элемента ИЛИ, выход которого соединен с входом сброса второго счетчика, выход четвертого элемента И соединен с первым входом второго элемента ИЛИ, вход запроса захвата устройства соединен с первым входом третьего элементаИЛИ,отличающеесятем,что,сцелью расширения функциональных возможностей и уменьшения времени простоя при проведении контроля, введены дополнительно системный контроллер,.два дешифратора, блок стековой памяти, второй,третий и четвертый триггеры, два шины формирователя, беферный регистр данных, буферный регистр адреса, элемент НЕ, четвертый, пятый, шестой элементы ИЛИ,группа элементов ИЛИ, выходы которой соединены в шину управления, которая является первой группой выходов устройства; третий вход устройства является входом подачи команды "Пуск" исоединен с вторымвходом третьего элемента ИЛИ, выход кото рого СОединен с первым инверсным входом пятого элемента И, с групповинформационных входов первого шинного формирователя, с первым входом шестого элемента И с вторым входом третьего элемента И, выход которого соединен с входом запроса захвата контролируемого микропроцессора, первый синхровход устройства соединен с входом синхронизации первого триггера и с первым входом синхронизации контролируемого микропроцессора, второй вход синхрониэации устройства соединен с входом . синхронизации контролируемого микропроцессора и с входами синхронизации второго и третьего триггера, прямой выход третьего триггера соединен с первым входом четвертого элемента И, с входом установки четвертого триггера, с первым входом седьмого элемента И и первым входом четвертого элемента ИЛИ, вход сигнала эапроса прерывания от внешних источников устройства соединен с вторым входом второго элемента ИЛИ, выход которого соединен с первым входом восьмого элемента И, выход сигнала синхронизации контролируемого микропроцессора соединен с вторым входом сйстемного контроллера; выход разрешения прерывания контролируемого микропроцессора соединен также с третьим входом шестого элемента И, с первым инверсным входом пятого элемента ИЛИ и с вторым входом восьмого элемента И, выход которого соединен с входом установки второго триггера, выход пятого элемента И соединен с вторым входом первого элемента ИЛИ, выход которого соединен также входами сброса первого счетчика, первого, третьего, четвертого триггеров, а также с вторым входом пятого элемента ИЛИ, выход пятого элемента ИЛИ подключен к входу сброса второго триггера, прямой выход которого соединен с входом запроса прерывания контролируемого миропроцессора и с четвертым инверсным входом шестого элемента И, выход шестого элемента И подключен к входу установки третьего триггера, выход разрешения приема информации контролируемого микропроцессора соединен с вторым входом первого элемента И и с одноименным входом системного контроллера, выход подтверждения состояний захвата контролируемого микропроцессора соединен с одноименным входом шестого элемента ИЛИ, выход которого является одноименным выходом для подключения к одн ои м е н н о му входу "койтролируем ого микропроцессора устройства, выход разрешения выдачи информации контролируемого микропроцессора соединен . с одноименным входом системного контроллера и через элемент НЕ соединен с входами выбора направления передачи блока стековой памяти и буферного регистра данных, адресная группа выходов контролируемого микропроцессора соединена с группой информационных входов первого дешифратора, с адресной группой входов блоков памяти тестов и блока стековой памяти, а также с группой информационных входов буферного регистра адреса, выходы которого образуют группу адресных выходов устройства, группа выходов шины данных контролируемого процессора соединена с информационной группой входов второго дешифратора, а также соединена через одноименные входы системного контроллера с первой группой информационных входов блока сравнения и группой информационных входов блока стековой памяти, с группой информационных входов первого и второго шинных формирователей и блока памяти тестов, а также с группой информационных входов буферного регистра данных, группа выходов которого является группой выходов шины данныхустройства, первый и второй выходы разря- ИЛИ группы элементов ИЛИ, с вторым и индов которого соединены соответственно сверсным входом управления первого и втовторым и третьим инверсным входами вто- рого дешифраторов, первый инверсный рого элемента И, выход которого соединен выход первого дешифратора соединен с с первым управляющим входом второго де входом управления перевода первого шиншифратора, группа управляащих выходов ного формирователя в состояние высокого системного контроллера соединена с вто- импеданса, со счетным входом второгосчетрой группой информационных входов блока чика, с входом синхронизации блока сравсравненйя, а выходы сигналов записи вво- нения, второй выход первого дешифратора да/вывода, записи в йамять, чтейия из па соединен с входом разрешения блока сравмяти группы управляющих выходов нения, группа разрядных выходов второго системного контроллера соединены с пер- счетчика соединена с группой информацивыми входами первого, второго, третьего эле- онных входов второго шинного формирова,ментов ИЛИ группы элементов ИЛИ теляистретьейгруппойвходовразрешения соответственно, выход сигнала чтения вво поразрядного сравнения блока сравнения, да/вывода группы управляющих выходов .выходы+Равно" и "Не равно" которого явсистемного контроллера соединен с первым ляются соответственно выходами ошибки . инверсным управляющим входом первого устройства, прямой выход четвертого триг; дешифратора и первым входом четвертОго гера соединен с вторым входом шестого элемента ИЛИ группы элементов ИЛИ, вы элемента ИЛИ, а также с входами управлеход сигнала подтверждения запроса преры- ния перевода в высокоимпедансное состоя. вания группы управляющих выходов ние буферного регистра адреса и регистра системного контроллера соединен с вторым данных, выход второго дешифратора соедиинверсным входом седьмого элемента И, нен с 1-входом первого триггера, разрядный входом синхонизации четвертого триггера и 25 выход первого счетчика соединен с вторым с вторым входом четвертдго элемента ИЛИ, входом пятого элемента И, вторая группа выход которого является Одноименным вы- информационных входов второго шинного ходом устройства, выход седьмого элемен- формирователя подключена к шине логичета И соединен с входом управления скогонуляустройства,на К-евходыпервого, перевода выходов второго шинного форми второго, третьего, четвертого триггеров рователя в высокоимпедансное состояние, поданы сигналы логического нуля устройстинверсный выход четвертого триггера сае- ва, вход выбора направления передачи будинен с вторым входом четвертого элемента ферного регистра адреса подключен к шине И, с входами управления перевода в состо- логической единицы устройства, вход на-. яние высокого импеданса информационных 35 чальной установки устройства соединен с выходов блока памяти тестов и блока стеко- входом начальной установки контролируевой памяти, с инверсными входами первого, мого микропроцессора,второго, третьего и четвертого элементов