Устройство предварительной выборки команд

СОЮЗ ЬЮЕТСНИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИН 19) И) Р 16Кряжев, азарев, Фоминых тся к вычисли ет быть испольархитектура спользованиеейерного выполслительная маласть применениясодержит устро ой выборки команд нын вх устро формацоминаю магистраль 5, ный выход блоканд 6, блок микро ления 7, первый од блока буферно нутреннюю магист СУДАРСТ 8 ЕННЦЙ НОМИТЕ ИЗОБРЕТЕНИЯМ И ОТНРЫТИИ ГКНТ СССР Д ВТОРСНОМУ СВИ 1(54) УСТРОЙСТВО ПРЕДВАРИТЕЛЬНОЙ ВЫБОРКИ КОМАНД(57) 11 редлагаемобразно применяхитектура котор ае устройство целесо ть в процессорах,арых предполагает исИзобретение отнотельной технике и м зовано в процессорах,которых предполагает ибуферной памяти, конвнения команд.Целью изобретения является повышение быстродействия устройства.На фиг.1 представлен пример реализации электронной вычислительной машины, включающий данное устройство; на фиг.2 - функциональная схема устройства предварительной выборки команд, на фиг.3 - функциональная схема узла управления счетом, на фиг.4 - функциональная схема узла анализа занятости устройст 6 Р 15/00 9/00, 9/46 пользование буфернои памяти, конвенерного выполнения команд, Наиболееэффективно применение предлагаемого устройства, если в программномобеспечении процессора используетсязначительное количество однотактныхкоманд. Цель - повышение быстродействия устройства за счет обеспеченияпостоянной загрузки буфера командустройства, непрерывная подкачка которого со стороны магистрали ивыгрузка информации производятся потребованию процессора. Устройствопредварительной выборки команд содержит блок формирования запросов,блок согласования запросов, блокрегистров, узел чтения, узел записи,узел управления загрузкой. 2 э,п,ф"лы, 5 ил. ва, на фнг.5 - временная диаграммтактовой последовательности импулсов процессора. Электронная выч шина, поясняющая оустройства (фиг.1) ство предварительн 1, процессор 2, ин 3, оперативное зап ство 4, системную второй информацион фернои памяти кома программного управ информационный вых памяти команд 8, в раль процессора 9.19 15610 Формационных входов узла подключена к первой группе входов схемы сравнения, выход которой срединен с выходом запроса узла, вторая группа информационных входов узла подключения к группе информационных входов дешифратора, 1-й выход которого соединен с 2 (+1)-м входом элемента И-ИЛИ, выход которого соединен с выходом признака блокировки узла, вторая группа входов схемы сравнения подключена к третьей группе информационных входов узла и-й вход первой группы информационных входов узла соединен с (2 и+1)-и входом элемента И-ИЛИ.3. Устройство по п, 1, о т л ич а ю щ е е с я тем, что узел управления счетом содержит генератор так О товых импульсов, счетчик дешифратор, элемент ИЛИ, элемент И -ИЛИ, элемент И - ИЛИ - НЕ, причем с первого по (и+1)-й информационные входы группы узла подключены к входам эле 73 2 Омента ИЛИ, выход которого и информационные входы узла с второго пои-й соединены соответственно с первого по и-й входами элемента И - ИЛИ,(и+1) -й вход которого подключен квходу блокировки счета узла, выходэлемента И-ИЛИ соединен с входомзапуска генератора тактовых импульсов, выход которого является выходомузла и соединен с суммирующим входом счетчика, информационный выход которого соединен с информационным входом дешифратора, выходы которого соединены соответственно с первого по и-й входами элемента И - ИЛИ - НЕ,Выход элемента ИЛИ соединен с и+1входом элемента, информационные входы группы узла с второго по и-й соединены соответственно с (и+2) -го по(2 п+4)-м входами элемента И - ИЛИ - НЕ,выход которого соединен с инверснымвходом установки в "О" счетчика и входом останова генератора тактовыхимпульсов.1561073 Составитель А, Сошкинедактор Н, Горват Техред Л,Олийнык Ко ор Н, Ревск 7 каз 977 одписное ета по изобретениям и открытиям при ГЕНТ СССРа, Ж, Раушская наб., д, 4/5 В Г с оизводственно-издательский комбинат "Патент" нного к3035, Ио кгород, ул. Гагарина, 10,выход 20 разрешения записи блока за,писи, выход 21 стробирования блокаформирования запросов, входы 22 чтения блока регистров, вход 23 режима,работы блока регистров, выход 24конца обмена блока согласования запросов, выход 25 признака блокировкисчитьванин информации устройства, выход 26 признака чтения операнда устройства, выход 2 признака записи,операнда устройства, входь 28 -281 6+1признаков считывания информации устройства, вход 29 управления запросом 25устройства, входы 30 разрешения запроса устройства, вход 31 блокировкизапроса устройства, выход 32 блокировки блока управления загрузкоц,выход 33 обнуления блока управлениязагрузкой, р-разрядный счетчик 34контроля, сумматор 35, узел 36 управления счетом, узел 37 анализа занятости устройства, элемент И 39,элементы И-НЕ 40 и 41, четвертыйтриггер 42, вхоц 38 признака заполненности блока регистров, При этомузел 36 (фиг,З) содержит генератор,43, р-разрядный счетчик 44, дешифра,тор 45, элементы И-ИЛИ-НЕ 46, ИЛИ 47,И-ИЛИ 4840Узел 37 (фиг.4) содержит р-разрядный дешифратор 49, схему сравнения50, элемент И-ИЛИ 51, группу элементов ИЛИ 52 -52 П , выход 53запроса, выход 53 блокировки, Кроме то 45го, устройство 1 содержит и регистров 54, входы 55"-55 " управленияпортом В, входы 56"-56" управленияпортом С, триггер 57, элемент И-НЕ58, вход, 59 стробирования устройства, 50р-разрядный счетчик 60, дешифратор61, группу буферных регистров 6262 "+, элементов И 63-63", И-ИЛИ64-64 , ИЛИ 65" -65 "и третийтриггер 66, с шестого по восьмой55триггеры 67-70, пятый, десятый, одиннадцатый триггеры 71-73, элементы И74, И 75 -75 , элементы И 76 -76 и элементы ИЛИ 77, И-НЕ 8, первыйтриггер 8 1, элемент ИЛИ 82, элементИ 83, элемент И-НЕ 84,Устройство предварительной выборки команд 1 (фиг,1) включается в процессор 2.В устройстве 1 по информационномувходу 3 поступает командный код изОЗУ 4 системы по магистрали 5. С инФормационного выхода 6 устройства 1информация поступает в блок микро-программного управления (БМУ) 7 процессора 2.С информационного выхода 8информация поступает на внутреннююшину 9 процессора 2;Блок 10 предназначен для формирования запроса на чтение командногокода из ОЗУ 4 системы,С выхода 16 блока 10 поступаетзапрос чтения командного кода. Выход16 подключается ко входу 16 блока 11,на входы 17 и 18 которого поступаютсоответственно запросы на магистраль5 из микрокоманды на чтение или запись операнда.Блок 11 предназначен для согласования запроса из блока 10 с запросами от процессора 2, На выходе 19 блока 11 формируется сигнал инициализации чтения команды на магистраль 5,Выход 19 подключен ко входу 59 схемы13, формирующей сигнал записи командного коца в блок 12 по ьходу 3, который является информационным входом3 УПВК 1. Сигнал записи поступаетна вход 20 блока 12,Выход 21 блока 10 соединен со входом 21 схемы 14, группы выходов 22и выход 23 которой подключеы к группам управляющих входов 22 и управляющему входу 23 блока 12, На входы22 и 23 поступают сигналы разрешения вывода информации с регистровблока 12 в БМУ 7 через группу выходов 6 или на шину 9 через группувыходов 8. Группы выходов 6 и 8 блока12 являются информационными выходамиустройства 1. Блок 12 предназначендля временного хранения командногокода.С выхода 24 блока 11 на вход 24блока 10 поступает сигнал, характе.ризующий конец обмена по магистрали5 от запроса на чтение команды. Выход 25 блока 10 и выходы 19, 26 и27 блока 11 являются выходами 19,25-27 УПВК 1. С выходов 19, 26 и 27поступают запросы, инициирующие на5 1мАгистраль 5 соответственно чтейиекоманды и операнда, запись операнда. С выхода 25 поступает блокирующий сигнал для тактовой частоты процессора 2,На группу управляющих входов 2828 блока 10 и схемы 14, на входи29 блока 10 и входы 30 и 31 узла 15поступают управляющие сигналы с полямикрокоманды, на управляющий вход28 "+ - сигнал с БМ 7. Узел 15 предназначен для формирования сигналовуправления работой блока 10 и узлов14 и 13 в случае перезагрузки СчАКпроцессора 2. С выхода 32 узла 15 навход 32 блока 10 поступает сигналблокировки, С выхода 33 узла 15 поступает сигнал обнуления на входы 33блока 10 и узлов 13 и 14,Узел Зб имеет группу входовИ+28 -28 , являющихся входами блока10. Выход узла Зб соединен со счетным входом счетчика 34,работающегона вычитание, и является выходом .21 блока 10, Входы Д 1-ДР счетчика34 подключены к выходам сумматора35, входы А 1-АР которого соединеныс выходами Ц 1-ЦР счетчика 34, а входы В 1-ВР соединены со схемой 38,Схема 38 устанавливает постоянноечисло, например число и, разрядностькоторого в двоичном коде меньше р.Установленное число и складываетсяв сумматоре 35 с содержимымсчетчика 34.Разрядность р счетчика 34 определяется максимальным числом 2 и. Этоутверждение будет пояснено далее,Вход 24 блока 10 через элементИ-НЕ 40 соединен со входом разрешения записи счетчика 34.Таким образом, изменение содержимого счетчика 34 происходит под действием сигнала на входе 24. Обнуление счетчика 34 происходит по входуК сигналом, поступающим с узла 15на вход 33.Узел 37 производит анализ информации на выходах Ц 1-ЯР счетчика 34.От результата анализа на первом выходе узла 37 вырабатывается запросна чтение команды из ОЗУ 4 системы,который через элемент И 39 поступаетна выход 16 блока 10, На втором выходе узла 37 появляется сигнал,фиксируемый триггером 42.Содержимое счетчика 34 поступаетна р входов дешифратора 49 и на р 56 1073входов схемы сравнения 50, на другойвход которого узла 38 поступает установленное число и в двоичном коде5разрядностью .р. Инверсный выход схемы сравнения 50, являющийся первымвыходом 53 узла 37, соединяется совходам элемента И 39 блока 10. На выходе схемы сравнения 50 появляетсясигнал 1, если значение 1 со счетчика 34 в двоичном коде не превьппаетзаданного узлом 38 порога и, Блок 12(фиг.б) предназначен для временногохранения командного кода. Блок 12содержит 2 и К-разрядных буферныхрегистров 54. Запись с магистрали 5производится одновременно в и регистров 54 по портам А 1-Ап. Информация врегистры 54 -54 поступает с инфор 20 мационного входа 3, Так как п 9 каждому порту А поступает К бит информации, то разрядность магистрали 5должна быть не меньше Кп,Управление записью производится25 по входу 20 . Управление уровнямирегистров 54 -54 Я по адресу ХО илиХ 1 производится сигналом со входа20. Входы 20и 20 являются управляющим входом 20 блока 12, под 30 ключенным к выходу схемы 13.Вывод информации производится спортов В 1-Вна внутреннюю шину 9процессора 2. Вывод информации возможен как с одного порта В, так одновременно со всех В 1-В. Поэтому35разрядность шины 9 должна быть неменьше К и. Вывод информации с пор- .тов С 1-С производится в БМУ 7 и возможен только с одного порта С, Вы 4 И40 ходы 6 -6 объединены монтажным ИЛИи являются информационным выходом 6УПВК 1. При считывании информациивыбор номера порта производится дляИпортов В 1-В по входам 55 -55 , дляФ ю 1портов С 1-С- по входам 56 -5645Входы 55 -55 и 56 -56 являютсяи ( пгруппами управляющих входов 22 блока 12, подключенными к выходам узла14, Указатель считывания с регистров50 0 или 1 уровня по и(С 1-С соединен с управляющим входом23 блока 12, подключенным к выходу23 узла 14,Узел 13 (Фиг.7) содержит триггер156 073 55 его вход является управляющим маги" стральным входом 59. На вход 59 поступает стробирующий сигнал, подтверждающий достоверность информацйи на магистрали 5.Выход 20 элемента 58 и прямой1выход 20 триггера 57 являются выходом 20 узла 13.Узел 14 (Фиг,8) предназначен для Формирования сигналов чтения при выводе информации с блока 12.Триггеры 67-69 (фиг.9) предвариля. Сигнал "0" с выхода 32 узла 15поступает на вход 32 блока 10, а затем на блокирующий вход элемента,И 39, С выхода 16 блока 10 запросна чтение команды из ОЗУ 4 системыне Формируется, Затем из микрокоманды на вход 30 узла 15 поступает сигнал " 1", управляющий загрузкойСчАК, По сигналу Т 2 с выхода 33происходит обнуление счетчика 34 бло"ка 10, триггеров 57 схемы 13 и 60,66 узла 14. На первом выходе узла37 блока 10 Формируется запрос начтение команды, Этот сигнал вырабатывается на выходе схемы сравнения50. Если содержимое счетчика 34имеет значение 0и, то на выходе схемы сравнения 50 появляется1сигнал "1". Положительным перепадомтакта.Т 1 триггер 81 узла 15 устанавливается в единицу в конце такта. На выходе16 блока 10 формируется сигнал "1",который проходит через элемент 74блока 11, тактируемый тем же сигналом Т 1, и в конце данного тактафиксируется триггером 67, В началеследующего такта через элемент И 75запрос Фиксируется ЕЯ триггером 71,На выходе 19 блока 11 формируетсясигнал, инициализирующий чтение команды на магистрали 5. На выходе 20 блока 13 - сигнал"0", поэтому указатель адреса длярегистров 54"-54" блока 12 - ХО,Сигнал записи "0" в эти регистрыпо портам А 1-Аформируется с приходом сигнала "1" на вход 59 блока13, который характеризует достоверность передачи информации по магистрали 5.,С его приходом информация смагистрали .5 по входам 3 -3 запиисывается в регистры, В конце обменасигнала "1" на входе 59 снимается,триггер 57 по положительному перепаду устанавливается в единицу. Указатель адреса уровня регистров 5454 блока 12 по портам А 1-А станоьвится Х 1, и следующая запись командного кода будет произведена в этирегистры,Положительный перепад, приходящий на вход 79 блока 11, характеризует конец обмена на магистрали 5.Пусть приход этого перепада тактирован серединой такта. Триггер 70 устанавливается в единицу, На выходеИ 76 появляется сигнал "1", который в конце данного такта сигналом"0" поступает на И-вход счетчика 34,Под действием этого сигнала содержимое сумматора 35 записывается всчетчик 34, в данном случаеО,тогда в счетчик 34 запись.вается число и. Узел 3 производит анализсодержимого счетчика 34, На выходесхемы сравнения 50 вновь появляетсясигнал "1", которыи поступает навход 16 блока 11. Запись числа и всчетчик 34 производится в течениевремени Т 1, поэтому первым полутактом следующего такта триггер 70устанавливается в нуль, Положитель"ным перепадом по С-входу триггер67, а затем и триггер 71 по К-входу обнуляются, Блокировка на входе И74 снимается. В конце данного тактапо сигналу Т 1 триггер 67 сноваустанавливается в единицу, а в начале следующего такта инициализируетсязапрос на магистраль 5 для чтениякомандного кода. Максимальное число,записанное в счетчик 34, равно 2 и,разрядность которого в двоичнойсистеме р,Если при загрузке СчАК под действием управляющего сигнала из микрокоманды (сигнал "1" на входе 30) егосодержимое было А, то по концу обмена с выхода 24 блока 11 появляетсясигнал, который изменяет содержимоеСчАК на А+и, Таким образом при чтении командного кода в и регистров54 БК 12 наращивание СчАК происходитавтоматически на число и. Под действием сигналов, поступающим на вхо"1)1ды 28 -28 устройства 1, производится считывание с регистров54 -54 блока 12, Под действием сигналов со входов 28-28" из микрокоманды происходит вывод информации нашину 9, со входа 28" (управляющийсигнал из БМУ 7) - в БМУ 7.При этом сигналы со входов 28 -28 характеризуют количество регистрров 54 БК 12 одновременно .считываемых по портам В 1-В . Под действием1сигнала со входа 28 считываетсяйодин регистр 54, под действием 28одновременно два регистра 54 и т.д.,под действием 28 п - и регистров 54.ь+Под действием сигнала со входа 28считывается всегда один регистр 54с портов С 1-С.С помощью сигнала на входе 28процессор 2 читает код операции оче 1561073 0редкой команды в БМУ 7, где формируется начальный адрес микрокоманды .обработки данной команды. В большинстве случаев команда выполняется5за один такт процессора 2, те, заодну микрокоманду, В выбранной микрокоманде может быть указано количество регистров 54 по сигналам навхсдах 28 -28 , которые необходимог йсчитать на шину 9 (чтение остатка ко"манды, например непосредственногооперанда), чтобы выполнить командуРзаданного формата. После загрузкиСчКА триггер 60 обнулен. На выходе 1дешифратора 61 " сигнал "1", Записьнсигналов в регистры 62 -62 происхо-,дит по концу такта Т 1, В данном случае указатель адреса считывания с20 портов В 1-Вр или С 1-С поступает срегистра 62,Сигнал с выхода триггера 66 указывает с какого уровня регистровпроизводить считывание. В данном25 случае считывание по портам В 1-Вьили С 1-С я производится с уровня ХО.Пусть, например, в начале тактапришел сигнал "1" на вход 28 . Вэтом случае на выходе элементов ИЛИ30 65, 65 - сигналы "1", отсюда навыходе И-ИЛИ 64 ,64 - тоже сигналы"1". На управляющие входы 55 , 55блока 12 поступают сигналы "1", которые разрешают вывод информации попортам В 1, В 2 с регистров 54 , 54йуровня ХО,2Одновременно сигнал "1" со входа28 поступает в блок 10 на вход узла36 и через элемент И-ИЛИ 48 включает40 генератор 43. Когда на выходе 2 дешифратора 45 появляется сигнал "1",он пропускается элементом И-ИЛИ-НЕ 46,Сигнал "0" на выходе элемента 46 блокирует работу генератора 43, т.е. с45 выхода 21 узла 36 от сигнала 28 форгмируется два импульса,Генератор 43 вырабатывает последовательность импульсов типа меандр,длительность Т 2/2 которых определя 50 ется допустимой длительностью, необходимой для срабатывания счетчиков 34 блока 10 и 60 схемы 14, т.е.выбором их элементной базы.Два импульса, сформированные уз 55лом 36, поступают на вычитающийсчетный вход счетчика 34. Содержаниесчетчика 34 становится -2,Те же два импульса поступают навход 21 узла 14 и далее на счетчик25 11 1561060, На выходе 3 дешифратора 61 появляется сигнал "1", который записывается в буферный регистр 62 в конце.такта Т 1, Указатель адреса считы 5нация с портов В 1-В или С 1-С изиь 1 енен на число 2. Начиная с регистра54 уровня ХО, возможно считываниеочередного командного кода, когда вНачале такта придут новые сигналы1+Из микрокоманды на входы 28 -28Для перехода считывания информаЦии с уровня Х 1 служит триггер 66,оторый Фиксирует переполнение поыходу р+ счетчик 60. При этом возможен одновременный вывод информациинескольких регистров одного и другого уровня.Оценим длительность такта процесСора 2, Под действием сигнала со 20Эхода 28 генератор 43 в течение так.Пта должен выработать и импульсов,которые изменят содержимое счетчика34 на величину-и и сосчитаютсясчетчиком 60. Кроме того, в концеэтого такта в счетчик 34 возможнаЭапись числа и па концу обмена, ПаЭтому к приходу положительной полкиФакта Т 1 (фиг.5) необходимо, чтобысчетчик 34 надежно переключился. атимпульсов.Если критический луть для обработки информации в процессоре 2Меньше, чем расчетная длительностьакта ат последовательности и им 1 ульсов генератора 43, та возможное увеличивать такт процессора 2,я этого необходимо организовать раоту процессора 2 таким образом,например, на микропрограммном уровне, 40чтобы данную информацию ан смог обработать за два или несколько тактов,Возможны случаи, когда потребностьпроцессора 2 в количестве считываемойИнформации оказывается больше, чемИмеющаяся на данный момент в блок12. Для этого случая сигналы со вхо 4 лдов 28 - 28 сравниваются с содержимымсчетчика 34 в начале такта.На выходе дешифратора 49 формируетсясигнал, характеризующий числосчетчика 34, На элементе И-ИЛИ 51собираются различные сочетани сигналов, приходящих на входы 2828 "4, и сигнала , когда возникаетнедостаток считываемой информации изблока 12. На выходе 53 узла 37сигнал " 1" характеризует дефицитинформации в блоке 12. Сигнал "1" са 73 2второго выхода узла 37 фиксируетсяв триггере 42 во втором полутакте.С выхода 25 блока 10 появляетсясигнал "0" в первом полутакте, который блокирует тактовую частоту процессора 2, Выполнение данной микрокоманды останавливается,Чтобы счетчик 34 не изменял своего состояния при остановленной микрокоманде, на вход 25 схемы 36 поступает блокирующий сигнал "0"., Генератор 43 останавливается. К этому времени счетчик 44 успел записать некоторое число импульсов ат сигналана одном из входов 28 -28и+Па концу обмена ца магистрали 5 всчетчик 34 записывается число п вконце такта. В начале следующеготакта снимается блокирующий сигнал"1" на выходе 25 блока 10, Генератор43 возобновляет рабату и достигаетнеобходимое количество импульсов.Данная микракамацда, на которой произошел останов процессора 2, выполняется.Останов работы процессора 2ат сигнала ца выходе 25 блока 10ухудшает ега производительность,Чтобы уменьшить вероятность появления этого сигнала, необходимо составить программу работы процессора 2 следующим образом; предельна увеличить частоту выходу запроса на чтение командного кода (обращение процессора 2 к магистрали 5 должно происходить гораздо реже); уменьшать цикл обмена с ОЗУ 4 системьг, при выводе информации за р тактов из блока 12 не должно Формироваться сигнала блокировки на выходе 25 блока 10, где, р - количество тактов в циклеабмсца с ОЗУ 4. Я конце р-га такта происходит подкачка буферных регистров 54 блока 12В блоке 11 происходит управление запросами на чтение команды и ат процессора 2Запись в триггер 67 происходит в конце такта, запись в триггеры 68, 69 - в начале такта, Инициализация запроса ца магистраль 5 для чтения команды возможна в начале, а ат процессора 2 - ва втором полу- такте следующего такта.Запрос, Фиксированный в триггере 67, блокирует элементы 75 , 75 и наоборотЕсли в начале такте лраисхапит обнуление триггеров 67 и 71 па концу5610 3 40 50 3обмена на магистрали 5, то запрос,зафиксированный в начале этого тактав триггере 68 или 69, во втором полутакте данного такта формирувт запросна магистраль 5 от процессора 2.Обнуление триггеров 68 и 72 или69 и 73 происходит в конце такта.В этом случае запрос на чтение командного кода может Формироваться вначале следующего такта. Триггер70 фиксирует конец обмена во второмполутакте, где эта информация и обрабатывается. В первом полутактепроисходит обнуление триггера 70,Формирование режима чтение по магистрали 5 происходит по сигналу свыхода 80 , записи - с выхода 27, Информация для процессора 2 - обслуженли его предыдущий запрос-поступает 20с выхода 80". Запрос на чтение командного кода Формируется аппаратно ине контролируется процессором 2.Чтобы микропрограммно управлять запросом, формируемым на выходе 16 блока 10, используется сигнал "1",поступающий иэ микрокоманды на вход29. Этот .сигнал блокирует запрос,если не Формируется сигнал "0" навыходе 25 блока 10, так как блокировка запроса при останове процессора2 не имеет смысла, Сигнал "1" на входе 31 устанавливает триггер 81 внуль и блокирует запрос с выхода16 блока 10, а также прием сигналаконца обмена на элементе И 40,Сигнал "1" со входа 31 действует,когда необходимо произвести выгрузкуСчАК.Адрес текущей команды при выполнении команд перехода можно вычислить, так как СчАК указывает на адрес упреждения, а смещение от этогоадреса содержится в счетчике 34,По концу обмена чтения командыв СчАК и счетчик 34 записывается число и,В случае выгрузки СчАК обнуляется триггер 81, сигнал "0" с его выхода блокирует загрузку СчАК и счетчика 34, а также Формирование запроса на чтение команды,1 Затем производится вычисление адреса текущей команды в блоке обработки данных процессора 2. Для этой цели должен быть предусмотрен вывод информации с СчАК и счетчика 34 на внутэеннюю шину 9 процессора 2. 4Устройство 1 представляет собойавтомат, позволяющий совместить вовремени выполнение процессором 2 текущей команды и запись в п,буферныерегистры очередного командного кода,УПВК 1 контролирует состояние буферных регистров и формирует запросна чтение командного кода, если содержимоесчетчика 34, ответственного за количество занятых информацией регистров 54 блока 12, имеетзначение 0п , УПВК 1 автоматически управляет запросами (своим иот процессора 2) на магистраль 5.Устройство 1 может останавливатьвычисления процессора 2, если потребность процессора 2 в командной информации оказывается больше, чем имеющаяся в данный момент в блоке 12,Уменьшение цикла обмена с ОЗУ 4 системы, организация работы процессора2 таким образом, чтобы в интервалахмежду подкачкой блока 12 его потребность информации была меньше ресурсаблока 12, уменьшает вероятность останова процессора 2При перезагрузке. СчЛК перезагрузкаблока 12 не требуется, В том же такте, где производится загрузка СчАК,осуществляется возврат на нулевойуказатель адресд записи-чтения блока 12 и формирование запроса чтениякоманды,Устройство 1 позволяет производитьодновременную запись командного кодав и регистров 54 блока 12 за одинцикл обмена.Варьируя количеством регистров 54в блоке 12, количеством одновременнозагружаемьк и выгружаемых регистров,можно добиться постоянной загрузкиблока 12.Наиболее эффективно применениепредлагаемого устройства в процессорах, в программном обеспечении которых используется значительное количество однотактных команд,Формула изобретения 1, Устройство предварительной выборки команд, содержащее блок регистров, информационные входы и выходы Которого являются соответственно информационными входом и выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, оно содержитузел анализа занятости устройства, узел управления счетом, счетчик контроля, сумматор, счетчик, дешифра тор, с первого по одиннадцатый триг" геры, с первого по девятый элементы И, с первого по пятый элементы И - НЕ, первый и второй элементы ИЛИ, группу,п+1 регистров (где и - количество единиц информации, записываемой или считываемой одновременно в блок регистров), группу и эле" ментов И, группу и" 1 элементов ИЛИ и группу п элементов И - ИЛИ, причем группа и+1 входов признаков счи" тывания информации устройства подключена к группе и+1 информационных входов узла управления счетом и к первой группе и+1 информационных входов узла анализа занятости устройства, группа информационных выходов счетчика контроля соединена с второй группой информационных входов узла анализа занятости устройства и с группой входов первого слагаемого сумматора, .группа входов второго слагаемого, которого подключена к группе входов кода признака заполненности информацией блока регистров устройства, информационный выход сумматора соединен с информационным входом счетчика контроля, выход узла управ" ления счетом подключен к вычитающему входу счетчика контроля и суммирующему входу счетчика, выход первого элемента И-НЕ соединен с входом разрешения записи счетчика контроля, прямой выход первого триггера соединен с первым входом первого элемента . И и первым входом первого элемента И-НЕ, второй вхоц которого подключен к первому входу синхронизации устройства, инверсный выход первого триггера соединен с прямым входом второго элемента И-НЕ, выход которого соединен с информационным входом первого триггера, вход синхронизации которого подключен к перзому входу синхронизации устройства, выход первого элемента ИЛИ соединен с входом. установки в 11011 первого триггера, первый вход первого элемента ИЛИ подключен к входу блокировки запроса устройства, вход разрешения запроса устройства подключен к инверсному входу второго элемента И-НЕ и к первому входу второго элемента И, второй вход которого подключен к второму входу синхронизации40 5 10 15 20 25 30 35 устройства, выход второго элемента И соединен с входами сброса счетчика контроля и счетчика, с входами уста 11 11новки в О второго и третьего триггеров, выход блокировки узла анализа занятости устройства соединен с информационным входом четвертого триггера, вход синхронизации которого подключен к третьему входу синхронизации устройства, инверсный выход четвертого триггера является выходом признака блокировки считывания информации устройства и подключен к входу блокировки счета узла управления счетом и к первому входу третьего элемента И - НЕ, второй вход которого подключен к входу управления запросом устройства, выход третьего элемента И-НЕ соединен с вторым входом первого элемента И, выход запроса узла анализа занятости устройства соединен с третьим входом первого элемента И, выход которого соединен с первым входом третьего элемента И, второй вход которого подключен к первому входу синхронизации устройства, прямой выход пятого триггера является выходом признака инициализации запроса устройства и подключен к первому входу четвертого элемента И-НЕ и первому входу четвертого элемента И, выход которого соединен с третьим входом первого элемента И-НЕ и входом синхронизации шестого триггера, выход третьего элемента И соединен с входом установки в "1" шестого триггера, информационный вход которого н информационные входыседьмого и восьмого триггеров подключены к шине нулевого потенциала устройства, входы установки в "1" седьмого и восьмого триггеров являются соответственно входами признака запросов на чтение и запись операнда устройства, инверсный выход девятого триггера соединен с вторым входом четвертого элемента И, прямой выходдевятого триггера соединен с первымивходами пятого и шестого элементов И,вход синхронизации девятого триггера соединен с входом признака сброса за" просов устройства, информационный вход девятого триггера соединен с шиной единичного потенциала устройства, вход установки в "О" девятого триггера подключен к третьему входу синхронизации устройства, прямой выход шестого триггера соединен с1 первым входом седьмого элемента И, второй вход которого подключен к третьему входу синхронизации устройства, инверсный выход шестого триггера. соединен с третьим входом третьего элемента И, входом установки в "0" пятого триггера и первыми входами восьмого и девятого элементов И, прямые выходы седьмого и восьмого триггеров соединены соответственно с вторыми входами восьмого и девятого элементов И, третьи входы восьмого и девятого элементов И подключены к второму входу синхронизации устройства, инверсные выходы седьмого и восьмого триггеров соеди" иены соответственно с третьим и чет" вертым входами седьмого элемента И, инверсные выходы седьмого и восьмого триггеров соединены и соответственно с входами установки в О десятого одиннадцатого триггеров, выходы восьмого и девятого элементов И соединены соответственно с входами установки в ев и1 десятого и одиннадцатого триггеров, прямые выходы которых являются соответственно выходами признака запросов на чтение и запись операнда устройства и подключены соответственно к вторым входам пятого и шестого элементов И, выходы которых соединены Ооответственно с входами синхронизации седьмого и восьмого триггеров, второй вход четвертого элемента И - НЕ подключен к входу разрешения загрузКИ команд устройства, выход четвертого элемента И - НЕ соединен с входом разрешения записи блока регистров и входом синхронизации второго триггера, инверсный выход которого соединен с информационным входом второго триггера, прямой выход которого подключен к входу записи блока регистров, вы-, ход переполнения счетчика соединен с входом синхронизации третьего триггера, инверсный выход которого соединен с информационным входом третьего триггера, а прямой выход - с информационным входом (и+1) -го регистра группы регистров, выход которого соединен с входом разрешения чтения блока регистров, информационный выход счетчика соединен с информационным входом дешифратора, выходы которого соединены с информационными входами с первого по и-й регистров группы регистров, входы синхронизации всех регистров группы 156103 18поДключены к первому входу синхро=низации устройства, выходы с первого по и-й регистров группы регистров, соединены соответственно с первыы входами и элементов и группы,вторые входы которых подключены к(и+1)-му входу группы и+1 входовпризнаков считывания информации устройства, выход ь-го регистра группырегистров х = 1,и) соединен спервыми входами с -го по и-Й элементов И-ИЛИ группы, выходы элементов И группы и выходы элементовИ-ИЛИ группы подключены соответственно к первой и второй группам входовчтения блока регистров, 1-й входь"го элемента ИЛИ группы соединен с.-м входом группы входов признаков20 считывания информации устройства,выход -го элемента ИЛИ группы соединен с (+2) -м входом элементовИ-ИЛИ группы, и-й вход признака считывания устройства соединен с (и+2) -м25 входом с первого по п-й элементовИ-ИЛИ группы, вход сброса устройствасоединен с вторым входом первого элемента ИЛИ и с входом установки в"0" с шестого по восьмой триггеров,З 0 прямые выходы пятого и десятоготриггеров соединены соответственно спервым и вторым входами второго элемента ИЛИ, выход которого являетсявыходом признака режима чтения устройства, инверсные выходы седьмогои восьмого триггеров соединены соответственно с первым и вторым входамипятого элемента И-НЕ, выход которогоявляется выходом признака обслуживания запроса устройства, прямой выходтретьего триггера соединен с информационным входом (и+1)-го регистрагруппы регистров, выход которого сое"динен с входом режима работы блока45 регистровтретья группа икформационных входов узла анализа занятостиустройства подключена к группе входовкода признака заполненности информации блока регистров устройства.2, Устройство по п.1, о т л ич а ю ш е е с я тем, что узел анализа занятости устройства содержитдешифратор, схему сравнения, элемент И-ИЛИ группу элементов ИЛИ,причем выход -го элемента соединен55с д"м входом элемента И - ИЛИ, -йвход первой группы информационныхвходов узла соединен с х-м входом1-го элемента ИЛИ, вторая группа ин