Устройство для формирования маршрута сообщения в однородной вычислительной системе

(56) Авторское свМ 1312597, кл. С 0 других п ессе обр ныхвис Н 0 тельнон повышен при одн верност формаци цели в В.С.Харченко.Ткаченко,)идетельства СССРб Р 15/16, 987,тельство СССРб Г 15/16, 1986,дени бл суммиро татор 1 Использ Авторское свидУ 1287172, кл. С(54) УСТРОЙСТВО МАРШРУТА СООБЩЕН ЧИСЛИТЕЛЬНОЙ СИС (57) Изобретение лительной техник пользовано при п производительных ФОРМИРОВАНИЯ В ОДНОРОДНОЙ ВЫ- МЕ ждени зичес нород также тноснтся к вычи и может быть ис приемн з троении высокоатричных конвей табл госуАдРственный ноМитет,ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГННТ СССР 2роцессоров, в которыхаботки информации продвижение данных в вычисли- среде, Цель изобретения - ,)е быстродействия устройства овременном повы)пении достои передаваемой транзитной ини, Для достижения указанной устройство дополнительно ввеок 2 памяти сигнатур, блок 7 вания по модулю два, комму" 3 и триггер 18 управления. ование сигнатур маршрутов проя информации по минимальному кому пути между элементами ной вычислительной системыконтроль сигнатур элементомкам позволяют реализовать )е преимущества. 10 илка ственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина,оиз 870/46 Тираж 668.Государственного комитета по изобрет 113035, Москва, Ж, Рауш Подписноеиям и открытиям при ГКНТ СССРя наб д. 4/5080 3 1501Изобретение относится к вычислительной технике и может быть испольти, и используемого при формировании маршрута передачи сообщения от про45 ния и элементИ 28,зовано при построении высокопроизводительных матричных конвейерныхсистолических, векторных и другихп.оцессоров, в которых в процессеобработки информации происходит движение данных в вычислительной среде,при построении ЭВМ и вычислительныхсистем динамической архитектурой.Цель изобретения - повышение быстродействия устройства при одновременном повышении достоверностипередаваемой транзитной информацииСущность изобретения заключаетсяв хранении в специальном блоке памяти набора сигнатур - "отпечатков"маршрутов прохождения информации помчнимальному физическому пути междудвумя модулями однородной вычислительной системы. При выдаче сообщения модулем вычислительной системысообщение дополняется из блока памяти сигнатурой, которая по мере транзитного прохождения модифицируетсяидентификаторами модулей, через которые проходит маршрут формированиясообщения, и направлениями выдачи .информации. При достжкении модуля приемника информации (сообщения) полученная сигнатура должна быть нулевойв противном случае сформированныймаршрут будет неверным,На Фиг. 1 представлена функциональная схема устройства для формирования маршрута сообщения в однородной вычислительной системе; нафиг, 2 - функциональная схема блокавыбора направления передачи информации; на фиг. 3 в , функциональная схема демультиплексора; на фиг 4 -функциональная схема 1-го (1=1,9),буферного запоминающего блока; наФиг, 5 - схема возможных путей прохождения данных между произвольнымипроцессорными элементами в вычислительной системе с использованием;предлагаемого устройства;. на фиг.б -пример кодирования возможных направлений передачи сообщения от произвольного процессорного элемента; наФиг. 7 - пример кодирования матрицыпроцессорных элементов размерностью3 а 3 и направлений передач сообщений от процессорного элемента 3,1 кпроцессорному элементу 1,3; на фиг.8 примеры образования кОда сигнатуры,хранимЬго в специальном блоке памя 10 15 20 25 ЗО 3 35 40 цессорного элемента 3,1 к процессорному элементу 1,3 (а), модификации кода сигнатуры при правильном (8)и неправильном (Би) формировании маршрута передачи сообщения (б); наФиг 9 - функциональная схема генератора импульсов; на фиг, 1 О - временные диаграммы работы генератораимпульсов и основных узлов схемы,Устройство для формирования маршрута сообщения в однородной вычислительной системе (фиг. 1) содержитдевять буферных запоминающих блоков1,1-1,9 типа "первым вошел - первымвылел", блок 2 памяти сигнатур, блок3 памяти констант, блок 4 выборанаправления передачи информации,мультиплексор 5, буферный регистр 6с тремя полями: адресным полем 6,1,операционным полем 6.2, контрольнымполем (полем сигнатур) 6.3, блок 7суммирования по модулю два, демультиплексор 8, элемент ИЛИ 9, генератор 10 импульсов, счетчик 11, деши 4 гратор 12, коммутатор 13, блок элементов И 14,1-14,8, блок 15 элементов И, элемент И 16, элемент И 17,триггер 18 управления, триггер 19запуска, элемент И 20 и дешифратор 21,Кроме того, на Фиг. 1 показанывходы 22.1-22,9 от соседних устройстви собственного процессорного элемента, выход 23 устройства к собственному процессорному элементу и выходы24.1-24,8 устройства-к соседним уст.ройствам, а также управляющий выход 25.Блок 4 выбора направления передачи информации (Фиг, 2)содержитпервую 26 и вторую 27 схемы сравнеДемультиплексор 8 (Фиг, 3) образуют дешифратор 29 и группа блоковэлементов И 30.1-308,.-й (1=1,9) буферный запоминающий блок 1.х включает блок регистров 31,1-31,К (К - глубина очередисообщений), демультиплексор 32,группу блоков элементов ИЛИ 33,1 ЗЗ,К, первый блок элементов И34,1-34.К, второй блок элементовИ 35.1-35,К, блок элементов ИЛИ36,1-36,К, второй элемент И 37, первый элемент И 38 и элемент НЕ 39.1501080 Элемент Ц 20 и обусловленные им связи служат для формирования сигнала на обращение к блоку 2 памяти сигнатур при выдаче информации от данного устройства,Синхронизация работы устройства происходит по импульсам, которые формируются на выходах генератора 10 импульсов и представляют собой пять импульсных последовательностей (фиг, 10).Цикл работы состоит из пяти фаз, .Каждая фаза работы устройства начинается тактовым импульсом соответствующей импульсной последовательности. Группа буферных запоминающих блоков 1.1-1.9 предназначена для организации очередей сообщений, поступающих от восьми соседних устройстви собственного процессорного элементаБлок 2 памяти сигнатур служитдля хранения кодов, определяющих правильное формирование маршрута передачи сообщения от данного устройества к устройствам-получателям сообщений,Блок 3 памяти констант предназначен для хранения кода (идентификатора), определяющего местоположениеустройства в матрице аналогичныхустройств, осуществляющих обмен сообщениями между процессорными элементами вычислительной системы, . 20Блок 3 может быть выполнен в виде последовательного соединения генератора константы - Фиксированногокода (тумблерного регистра и т,д.)и блока элементов И, к второму входу, которого подключен вход блока 3,Блок 4 выбора направления передачи информации служит для выбора имодификации направления передачипоступившей информации в зависимос- ЗОти от кода устройства-получателя сообщения и кода (идентификатора)предлагаемого устройства,Мультиплексор 5 предусмотрен длякоммутации входных сообщенж,Буферный регистр 6 хранит кодсообщения на время анализа и его обработки,Блок 7 суммирования по модулю двапредназначен для модификации. поступившей контрольной информации (сигнатуры) кодом идентификатора и кодомнаправления передачи сообщения,Демультиплексор 8 служит для коммутации передаваемого сообщения наодин из восьми выходов устройства.Элемент ИЛИ 9 формирует сигналналичия хотя бы одного сообщения водном из буферных запоминающих блоков 1,1-1,9, 50Генератор 10 импульсов задает последовательность синхронизирующихимпульсов,Генератор 10 импульсов .(Фиг, 9)содержит управляемый генератор 40импульсов, счетчик 41, дешифратор 42и триггер 43 и Формирует последовательность синхроимпульсовПринцип действия генератора 10 пояс-няется временными диаграммами нафиг, 1 О. Посредством счетчика генератора 40, который включается единичным сигналом на входе, счетчика41 с коэффициентом пересчета "5"формируется последовательность импульсов,,и Г , Триггер 43 устанавливается в единичноесостояние импульсоми обнуляетсял+задним фронтом импульса о, формируяпри этом удлиненный импульс з, который является стробирующим сигналомопроса блоков 2 и 3.Счетчик 11 совместно с дешифратором 12 служит для последовательного циклического опроса буферных запоминающих блоков 1.1-1,9,Коммутатор 13 предназначен длякоммутации либо начального кода сигнатуры (при передаче сообщения отданного устройства) либо модифицированного кода сигнатуры (при передаче транзитного сообщения),Блок элементов И 14.1-14,8 совместно с дешифратором 21 служит для разрешения выдачи тактового импульса .на соответствующий выход устройствадля записи выданного сообщения соседним, устройством.Блок 15 элементов И разрешает выдачу (передачу) поступившего сообщения собственному процессорному элементу.Элемент И 1 б и триггер 18 управления предназначены для формированияуправляющего сигнала при ненулевойсигнатуре, полученной по окончанииФормирования маршрута сообщения.Триггер 18 устанавливается в единичное состояние при наличии сигнала на С-входе и нулевом сигнале наЯ-входе.По первому тактовому импульсупроисходит обращение к соответствующему буйерному запоминающему блокупутем увеличения содержимого счетчи 5ка 11 на единицу,По второму тактовому импульсу производится запись сообщения в буферный регистр 6.По третьему тактовому импульсупроисходит обращение к блокам 2 и 3памяти сигнатур и констант.По четвертому тактовому импульсуосуществляется выдача сообщения либов соседние устройства, либо в собстненный процессорный элемент для егодальнейшей обработки.По пятому тактовому импульсу про -исходит сдвиг инйормации в буферномзапоминающем блоке, из которого было 20считано сообщение на обработку.Далее цикл работы устройства по-вторяется путем обращения к очередному буферному запоминающему блоку,Рассмотрим работу предлагаемого 25устройства для формирования маршрутасообщения в однородной вычислительнойсистеме,Передача информации между любымипроцессорными элементами в системеосуществляется транзитным способомчерез другие процессорные элементымассива (йиг. 5), например, по восьми возможным направлениям (йиг. 6)с помощью предлагаемого устройства,Кроме того, в одно из восьми направлений инйормация может выдаватьсяот собственного. процессорного элемента.Каждому процессорному элементу всистеме присваивается свой идентификатор - адрес, определяющий местоположение процессорного элемента в системе (номер строки и номер столбца вматрице процессорных элементов). Передаваемая транзитом информация состоит из трех частей - адресной, операционной и контрольной,. Адреснаячасть представляет собой код адресапроцессорного элемента, для которогопредназначена данная операционнаячасть управляющего слова. Контрольная часть слова представляет собойкод (структуру), однозначно опреде 55ляющий путь между двумя процессорными элементами - передатчиком и приемником информации по,минимальномуФизическому пути, По мере продвижения сообщения в сети процессорных элементов происходит модификация сигнатуры кодом (идентификатором) транзитного процессорного элемента и направлением передаваемой информации,Выбор направления передачи пришедшей информации в устройстве происходит следующим образом,Адресная часть пришедшей информации сравнивается с адресом (идентиФикатором) данного устройства по номерам сгроки столбца и определяетсяодно из девяти возможных направленийпередачи (восемь направлений - насоседние процессорные элементы, девятое - на обработку данному процессорному элементу) по следующему правилу, Пусть А и В - коды адресовпроцессорного элемента - источникаинформации соответственно по вертиРкали и горизонтали размещения процессорных элементов в матрице, а Си Э - коды адресов процессорного элемента - приемника информацииВыборнаправления передачи информации оп/ределяется с помощью таблицы.Перед началом работы устройствавсе элементы памяти находятся в исходном (нулевом) состоянии.В блоке 3 памяти констант записанкод адреса (идентификатор) (код строки и код столбца) данного устройстваотносительно других устройств в однородной вычислительной системе,При отсутствии информации в буФерных запоминающих блоках 1,1-1.9(входные очереди запросов пусты)на выходах признаков загрузки этихблоков инициируются нулевые сигналь 1,которые не изменяют выходное состояние элемента ИЛИ.9, Нулевой сигнал с выхода элемента ИЛИ 9 не изменяет нулевого состояния триггера19 запуска, а нулевой сигнал с егопрямого выхода запрещает формирование тактовых импульсов с выходов генератора 10,При поступлении информации от соседних процессорных элементов однородной структуры (например, при передаче данных между процессорнымиэлементами в системе с динамическойархитектурой или в систолическом массиве) на выходе признака загрузкиодного (или нескольких) иэ буФерных запоминающих блоков 1.1-1,9 появляется единичный сигнал, которыйчерез элемент ИЛИ 9 устанавливаеттриггер 19 запуска в единичное сос01080 10 5 10 15 20 25 30 35 40 45 5 б 55 9 15тояние, Единичный сигнал на прямомвыходе триггера 19 поступает на управляющий вход генератора 10 импуль-,сов и разрешает Формирование тактовых импульсов на его выходах длясинхронизации работы устройства.Тактовый импульс с выхода генератора 10 импульсов увеличивает содержимое счетчика 11 на единицу, Навыходе дешифратора 12 инициируетсяединичный сигнал для опроса соответствующего буферного запоминающегоблока 1, (д=1,9), Если очередь вблоке 1 буферной памяти не пуста, токод с выхода счетчика 11 поступаетна управляющий вход мультиплексора5 и разрешает по второму тактовомуимпульсу запись информации в буферный регистр 6,Считываемая информация из буферЪных запоминающих блоков 1,1-1,9 состоит из трех частей в ,адресной, операционной и контрольной, которые заносятся соответственно в поля 6,1. 6.3 буферного регистра 6 (фиг1).В зависимости от вида обрабатываемой информации устройство можетфункционировать в двух режимах: обработки сообщения от собственного.процессорного элемента; обработкисообщения при передаче транзитнойинформации от соседних процессорныхэлементов,Отличие в функционировании устройства в режиме передачи информацииот собственного процессорного элемента заключается в следующем, Так какв этом случае устройство являетсяисточником информации, то, следовательно, вместе с адресной и операционной частями соОбщения должна бытьвыдана сигнатура маршрута прохождения информации в зависимости от кодаадреса приемника информации, Всесигнатуры маршрутов прохожденияинформации от данного устройства записаны в блоке 2 памяти сигнатур, Вполе 6,3 буферного регистра 6 находится нулевая контрольная информация.Счетчик 11 находится в состоянии,определяющем обращение к буферномузапоминающему блоку, в котором хранится информация от собственногопроцессорного элемента, На соответствующем выходе дешифратора 12 присутствует сигнал логической единицы,который, поступая на управляющий входкоммутатора 13, разрешает прохождение через него информации с выходаблока 2 памяти сигнатур, Очереднойтактовый импульсс выхода генератора 10 через элемент И 20 поступаетна управляющий вход блока 2 памятисигнатур и считывает из него информацию по адресу с выхода поля 6, буферного регистра 6,Код сигнатуры с выхода блока 2памяти сигнатур через коммутатор 13поступает на информационный вход демультиплексора 8. Кроме кода сигнатуры на информационный вход демультиплексора 8 поступает информация о коде адреса процессорного элемента - получателя информации, и непосредственно управляющей информации(Например, начального адреса микропрограммы).Выбор направления передачи информации от источника осуществляетсяблоком 4 выбора направления передачи информации (фиг. 2), Направлениепередачи информации осуществляетсяпо минимальному физическому путимежду процессорным элементом - передатчиком информации и процессорнымэлементом - приемником на основесравнения двух кодов адресов процессорных элементов в однородной вычислительной среде, После анализа кодовадресов процессорных элементов всхемах 26 и 27 сравнения образуетсякод направления, поступающий на дешифратор 21 и дешифратор 29 демультиплексора 8 (фиг, 3). Информация свхода; демультиплексора 8 в зависимости от кода направления передачипоступает на один из выходов 24.124.8 к одному из соседних процессорных элементов системы,Очередной тактовый импульссвыхода генератора 1 О поступает через -й (=1,8) элемент И 14,д насоответствующий выход 24.х для синхронизации записи сообщения в буферный запоминающий блок соседнего устройства, Далее устройство функционирует аналогично описанному,При обработке транзитной информации (сообщения) от одного из соседних процессорных элементов происходит обращение к соответствующему буферному запоминающему блоку 1,1-1,8,Через мультиплексор 5 сообщение заносится в буферный регистр 6, Приэтом в поле 6,3 находится код сигнатуры маршрута прохождения между про12 01080 5 10 15 20 25 30 11 15 цессорными элементами вычислительной системы,На информационный вход,демультиплексора 8 поступает код Апе (Абф Ас) Ковф 8 ф1 де А и А - код адреса приемникаинформации соответственно по вертикали игоризонтали в матрицепроцессорных элементов;К - операционная часть соопобщения;Я - код сигнатуры;Ф - знак конкатенации(сцепления) кодов,При передаче транзитной информации код сигнатуры при прохождении устройства модифицируется кодом адреса (идентификатором) устройства и кодом направления выдачи информации в одно из возможных направлений. Модификация кода сигнатуры, поступающего с выхода поля 6.3 буферного регистра 6, происходит на блоке 7 суммирования по модулю два кодом направления, поступающим с выхода блока 4 выбора направления передачи информации и кодом адреса (идентификатора) с выхода блока 3 памяти констант. Полученная сигнатура (с учетом прохождения данного устройства и направления выдачи информации) с выхода блока 7 суммирования по модулю два через коммутатор 13 поступает для дальнейшей ее передачи . совместно с адресной и операционнойчастями в соседние аналогичные устройства на информационный вход демультиплексора 8, Далее устройство функционирует аналогично описанному, Помере продвижения сообщения в матрицеот модуля (устройства) - источникаинформации к модулю - приемнику инФормации происходит модификация сигнатуры маршрутом прохождения.При совпадении кодов адресов модуля-нриемника информации.с адреснойчастью принятого сообщения на выходах "Равно" первой 26 и второй 27схем сравнения блока 4 выбора направления передачи информации формируются сигналы логической единицы. Навыходе элемента И 28 также присутствует сигнал логической. единицы, Этотсигнал с выхода блока 4 выбора направления передачи информации поступает на вход блока 15 элементов И и разрешает при поступлении импульса с выходагенератора 10 прохождение операционной части сообщения (например, кода операции) на выход 23 устройства для дальнейшей его обработки собственным процессорным элементом, Кроме того, управляющий сигнал с выхода блока 4 выбора направления передачи информации поступает на управляющий вход синхронизации триггера 18, На входы элемента И 16 с нулевых выходов поля 6,3 буферного регистра 6 поступает код сигнатуры. Ошибка в формировании маршрута сообщения отсутствует при Я=О, в противном случае маршрут прохождения сообщения отличен от запланированного, При нулевой сигнатуре Я=О на выходе элемента И 16 присутствует сигнал логической единицы, идентифицирующий правильность прохождения маршрута сообщения, Этот сигнал поступает на инверсный вход триггера 18 управления и не изменяет его состояния. При БФО сигнал логического нуля с выхода элемента И 16 устанавливает триггер 18 в единичное состояние, На прямом выходе триггера 18 появляется сигнал логической единицы, поступающий на выход 25 устройства и идентифицирующий различия в пройденном маршруте с запланированным, т,е. признак ошибки.Если очереди сообщений в буферных запоминающих блоках 1,1-1,9 пусты,то на выходе элемента ИЛИ 9 присутствует сигнал логического нуля. Этотсигнал поступает на инверсный входэлемента И 17 и разрешает при выда-. че последнего сообщения на соседнееустройство импульсом с выхода генератора 1 О обнуление триггера 19 запуска. На этом устройство завершает своюработу,Запись .информации от соседних устройств или собственного процессорного элемента для ее анализа и дальнейшей передачи происходит следующим образом. Сообщение от соседнего устройства поступает на информационный вход соответствующего буферного запоминающего блока (фиг, 4).С информационного входа буферного запоминающего блока, сообщение поступает на информационный вход демультиплексора 32, В.начальный момент времени элементы памяти буферного запоминающего блока (блок регистров 31,1-31.К) находится30 Фо рмула 13 15 в нулевом состоянии. На нулевых выходах 1-го регистра 31.1 (1=1,К) присутствуют сигналы логической единицы, поэтому на выходах соответствующих элементов И 34,1-34.К присутствуют также сигналы логических единиц, Буферный запоминаюц 1 ий блок реализует дисциплину обслуживания типа Г 1 РО ("первым пришел - первым обслужен"), Код, образованный выходом элементов И 34,1-,34,К, управляет процедурой записи поступающей информации в соответствующий регистр буферного запоминающего блока. Так, при коде 111, поступающем на адресный вход демультиплексора 32, информация записывается в регистр 31.1, при ходе 1110 - во второй 31,2 регистр и т,д., одновременно с поступлением в буферный запоминающий блок информации на синхронизирующий вход поступает тактовый импульс.Этот импульс через элементы И 35.1- 35,К и элементы ИЛИ 36,1-36.К поступает на синхронизирующие входы блока регистров 31,1-31.К, Однако запись поступившей информации производится только в регистр 31.1, так как адресный код демультиплексора 32 разрешает прохождение информации через блок элементов ИЛИ 33,1 на информационный вход регистра 31,1, Состояние этого регистра отлично от нулевого, и на выходе элемента И 34,1 появляется сигнал логического нуля, который запрещает поступление тактовых импульсов через элемент И 35,1 и элемент ИЛИ 36,1 на синхронизирующий вход регистра 31,1, Управляющий код изменяется, и аналогичным образом очередное сообщение заносится во второй регистр 31.2 и т,д, При изменении состояния одного из регистров 31.1- 31,К на выходе элемента И 38 появляется сигнал логического нуля и после инвертирования на элементе НЕ 39 на управляющем выходе буферного запоминающего блока появляется сигнал логической единицы, определяющий наличие сообщения в соответствующем буферном запоминающем блоке, По этоМу сигналу через элемент ИЛИ 9 (фиг,1) триггер 19 запуска устанавливается: в единичное состояние и устройство начинает функционирование аналогично описанному.После обработки информации (первого сообщения) послецний тактовый им 0108014пульс цикла обработки поступает насинхронизирующий вход соответствующего буферного запоминающего блока,5на управляющий вход которого с выхода дешифратора 1 2 устройства поступает сигнал, разрешающий сдвиг информации в блоке регистров 31.1-31,Кбуферного запоминающего блока (фиг,4)10 Управляющий сигнал поступает навход элемента И 37, Тактовый импульсс выхода генератора 10 импульсов через элемент И 37 и элементы ИЛИ 36.136,К поступает на синхронизирующиевходы блока регистров 31,1 - 31,К,разрешая сдвиг информации (очередипоступивших на обслуживание сообщений), При этом данным импульсом блокируется по инверсному управляющемувходу демультиплексор 32. В результате на его выходах присутствуюттолько нулевые сигналы, которые исключают искажение информации на блоках элементов ИЛИ 33, Далее генера 25 тор 10 импульсов формирует тактовыйимпульс, который поступает на третийвход счетчика 11, и начинается перваяфаза очередного цикла обработки поступившего сообщения,изобретения Устройство для формирования маршрута сообщения в однородной вычислительной системе, содержащее девятьбуферных запоминающих блоков, мультиплексор, буферный регистр, блок памяти констант, блок выбора направления передачи информации, триггер 40 запуска, генератор импульсов, счетчик, два дешифратора, два блока элементов И, демультиплексор, элементИЛИ и три элемента И, причем информационные входы первого, второго,третьего, четвертого, пятого,шестого, седьмого, восьмого и девятогобуферных запоминающих блоков являются первым, вторым, третьим, четвертым, пятым, шестым, седьмым, восьмым бо.и девятым информационными входамиустройства соответственно, первыеуправляющие входы первого, второго,третьего, четвертого, пятого, шестого, седьмого, восьмого и девятогобуферных запоминающих блоков являются первым, вторым, третьим, четвертым, пятым, шестым, седьмым и восьмым и девятым управляющими входамиустройства соответственно, вторыеуправляющие входы первого, второго,третьего, четвертого, пятого шестого, седьмого, восьмого и девятогобуферных запоминающих блоков соеди 5нены с первым выходом генератора импульсов, третьи управляющие входыпервого, второго, третьего, четвертого, пятого, шестого, седьмого,восьмого и девятого буферных запоминающих блоков соединены с первым,вторым, третьим, четвертым, пятым,шестым, седьмым, восьмым и девятым.выходами первого дешифратора соответственно, управляющие выходы первого, второго, третьеГо, четвертого,пятого, шестого, седьмого, восьмогои девятого буферных запоминающих блоков соединены с первым, вторым,третьим, четвертым, пятым, шестью,седьмым, восьмым и девятым входамиэлемента ИЛИ соответственно, информационные выходы первого, второго, третьего, четвертого, пятого, шестого,седьмого, восьмого и девятого буферных запоминающих блоков соединеныс первым, вторым, третьим, четвертымпятым, шестым, седьмым, восьмым идевятым, информационными входамимультиплексора соответственно, второй ЗОвыход генератора импульсов соединенс управляющим входом буферного регистра, информационный вход которого подключен к выходу мультиплексора, управляющий вход которого соединен свыходом счетчика, третий выход генератора импульсов подключен к счетному входу. счетчика, выход которогосоединен с входом первого дешифратора, четвертый выход генератора им- дпульсов соединен с прямым входом первого элемента И, первым входом первого блока элементов И и первым входомвторого блока элементов И, пятый выходгенератора импульсов соединен спервым входом второго элемента И и свходом синхронизации блока памятиконстант, первый выход которого соединен с первым входом блока выборанаправления передачи информации, уп- . боравляющий выход которого подключенк второму входу первого блока элементов И выход элемента ИЛИ соединен свходом установки единицы триггеразапуска и с инверсным входом. первогоэлемента И, выход которого соединенс входом установки нуля триггера запуска, ,выход которого соединен свходом генератора импульсов первый выход первого дешифратор соединен с вторым входом второго элемента И, первый выход буферного регистра соединен с третьим входом первого блокаэлементов И, выход которого является первым информационным выходом устройства, второй выход буферного регистра соединен с вторым входом блока выбора направления передачи информации, первый и второй выходы буферного регистра соединены с первой и второй группами разрядов входадемультиплексора соответственно, третий выход буферного регистра соединен с входом третьего элемента И, информационный выход блока выбора направления передачи информации подключен к входу второго дешифратора и адресному. входу демультиплексора, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой выходы которого являются вторым, третьим, четвертым, пятым, шестым, седьмым, восьмым и. девятым информационными выходами устройства соответственно, выход второго дешифраторасоединен с вторым входом второго блока элементов И, выход которого является первым управляющим выходом устройства, о т л и ч а ю щ е е"с я тем, что, с целью повышения быстродействия устройства при одновременном повьппении достовериости передаваемой транзитной информации, в него введены блок памяти сигнатур, блоксуммирования по модулю два, коммутатор и триггер управления, причем первый управляющий выход блока выбора направления передачи информациисоединен с входом синхронизации триггера управления, информационный входкоторого подключен к выходу третьего элемента И, выход триггера управления является вторым управляющим выходом устройства, первый выход первоГо дешифратора соединен с управляющим входом коммутатора выход которого подключен к третьей группе раз-. рядов входа демультиплексора, второй выход блока памяти констант соединен с первым входом блока суммирования по модулю два, выход которого соединен с первым входом коммутатора, второй вход которого подключен к выходу блока памяти сигнатур, информационный вход которого соединен с вторым выходом буферного .регистра, третий выход которого подключен к1501080 Соотношение кодов по верти- по горикали зонтали АС АС АС В)0В=ВВ(П Влево вверхВверхВправо вверх В 0В=ЭВ(0 Влево внизВнизВправо вниз А(С А(С А(С В)РВ=ВВ(0 ВлевоСвой модульВправо А=С А=С первой группе разрядов второго входаблока суммирования по модулю два,вторая группа разрядов второго входакоторого соединена с информапионным выходом блока выбора направления передачи информации, управляющий входблока памяти сигнатур соединен с ньходом второго элемента И,Направление Код направпередачи лениясообщения 111 (8) 000 (1) 001(2) 101(0) 100(5) 011(4) 110(7) 010(3)