Мажоритарное декодирующее устройство

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ЕТЕН й(Я(11.Д 1 ГОСУДАРСТВЕННЫЙ НОМИТЕТ ССС ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫ ПИСАНИЕ ИЗОБР А ВТОРСКОМУ СВИДЕТЕЛЬСТВ(54) МАЖОРИТАРНОЕ ДЕКОДИРУЮЩЕЕ УСТРОИСТВО(57) Изобретение относится к радиотехнике и может быть использованопри передаче дискретной информациипо каналам с шумами, в частности постандартным телефонным каналам.Целью изобретения является расширениеобласти применения устройства путемобеспечения возможности работы с различными кодами и улучшения устройства при декодировании длинных кодов.второго и третьего ключей и к третьему входу элемента ЗИ, выход которого подключен к пятому входу блока прерывания, четвертому входу решающе го блока и выходу сигнала окончания декодирования устройства, выход блока оперативной памяти подключен к третьему входу блока суммирования по модулю два, четвертый вход кото О рого объединен с пятым входом решающего блока, вторым входом второго элемента 2 ИЛИ и подключен к входу начальной установки устройства, выход блока суммирования по модулю два 15 подключен к шестому входу решающего блока, третий выход которого подключен к синхровходу регистра сдвига, выход коммутатора подключен к информационному входу блока оперативной 20 памяти.2.Устройство по п.1, о т л и ч а ю щ е е с я тем, что решающий блок содержит триггер, элемент 2 ИЛИ, многовходовый элемент ИЛИ, элемент 25 2 И, элемент задержки, инверторы, элементы ЗИ, первые входы которых подключены к первому выходу элемента задержки, второй выход которого подключен к синхровходу триггера и через первый инвертор к первому входупервого элемента 2 ИЛИ, выход которого подключен к входу установки в "0"реверсивного счетчика, выходы информационных разрядов которого подключены к соответствующим входам многовходового элемента ИЛИ, выход которого подключен к П-входу триггера, выход второго инвертора подключен квторому входу второго элемента ЗИ,выходы первого и второго элементовЗИ подключены соответственно к сум 40 мирующему и вычитающему входам ревер сивного счетчика, выход второго элемента 2 ИЛИ подключен к Б-входу триггера, вход элемента задержки, третьи входы первого и второго элементов ЗИ,второй вход элемента 2 И, первый входвторого элемента 2 ИЛИ, вторые входы 50 первого и второго элементов 2 ИЛИ подключены к первому, второму, третьему, четвертому и пятому входам решающего блока соответственно, вход второго инвертора объединен с вторым входом первого элемента ЗИ и подключен к шестому входу решающего блока, инверсный выход триггера, выход знакочен к первому входу элемента 2 И, вы ход которого непосредственно подклювого разряда реверсивного счетчика, выход элемента 2 И подключены к первому, второму и третьему входам решающего блока соответственно.З.Устройство по п.1, о т л и - ч а ю щ е е с я тем, что блок инверсии адреса содержит коммутатор и счетный триггер, прямой и инверсный выходы которого подключены соответственно к первому и второму входам коммутатора, третий вход которого подключен к управляющему входу блока инверсии адреса, выход - к выходу блока инверсии адреса, вход счетного триггера подключен к информационному входу блока инверсии адреса. 4.Устройство по п.1, о т л и - ч а ю щ е е с я тем, что блок прерывания содержит элементы 2 И, триггеры, элементы 2 ИЛИ и шину логической единицы, выход первого элемента 2 ИЛИ подключен к Б-входу первого триггера, прямой выход которого подключен к первому входу второго элемента 2 ИЛИ, выход третьего элемента 2 ИЛИ подключен к К-входу второго триггера, прямой выход которого подключен к Р-входу третьего триггера, прямой выход которого подключен к второму входу второго и первому входу третьего элементов 2 ИЛИ и первому входу первого элемента 2 И, выход четвертого элемента 2 ИЛИ подключены к Н"входу четвертого триггера, 0-вход которого объединен с 0-входом второго триггера и подключен к шине логической единицы, прямой выход четвертого триггера подключен к 0-входу пятого триггера, прямой выход которого подключен к первому входу четвертого эле-,н мента 2 ИЛИ и Э-входу шестого триггера, прямой выход которого подключен к В-входу, первого триггера и первому входу второго элемента 2 И, второй вход которого объединен с вторым входом первого элемента 2 И, синхровходами третьего, пятого и шестого триггеров и подключен к первому входу блока прерывания, синхровходы второго и четвертого триггеров подключены к второму и третьему входам блока прерывания соответственно, первый вход первого элемента 2 ИЛИ объединен с вто. рыми входами третьего и четвертого элементов 2 ИЛИ, 1-входами третьего, пятого, шестого триггеров и подключен к четвертому входу блока прерывания, 19 1372627 20второй вход первого элемента 2 ИЛИ вого элемента 2 ИЛИ подключены к перподключен к пятому входу блока преры- вому, второму, третьему и четвертому вания, выходы второго элемента 2 ИЛИ, выходам блока прерывания соответстпервого и второго элементов 2 И пер- венно,1513726271 Т 1Составитель С.БерестоТехред И,Попович Корректор В Редактор Н.Рогулич як Подписно итета СССРкрытийкая наб., д. 4/ Ужгород, ул. Проектная,Прои 9 в еское предприя венно-полигр Закаэ 500/56 НИИПИ Госуд по делам и 13035, Моск Тираж 928ственного кбретений иЖ, Рауш ЩБ.37262Поставленная цель достигается тем, что процедура декодирования осуществляется путем последовательного решения проверочных уравнений и систем проверочных уравнений для каждого информационного символа, Символы поступающего из канала связи кодового слова записываются в один из кубов памяти блока 4 оперативной памяти в ячейки с адресом, сформированным вторым счетчиком 2. Декодируемое в текущий момент времени кодовое слово хранится в другом кубе памяти блока 4. Переключение устройства из режима декодирования в режим приема и обратно осуществляется блоком прерывания 8. Блок 18 инверсии адреса в режиме декодирования разрешает доступ к тому кубу памяти блока 4, в котором хранится декодируемое кодовое слово, а в режиме приема - к другому кубу памяти блока 4. Решение проверочных уравнений осуществляется блоком 5 путем последовательного сложения по модулю два символов декодируемого кодового слова, считываемых из блока 74. Адреса соответствующих ячеек блока 4 хранятся в запоминающем блоке 3в последовательности, определяемойвидом проверочных уравнений и системпроверочных уравнений. Управлениезапоминающим блоком 3 осуществляетсяпри помощи первого счетчика 1. Результаты решений проверочных уравнений накапливаются в решающем блоке6. Оценка декодируемого в текущий момент времени информационного символаосуществляется в решающем блоке 6 попринципу большинства решений проверочных уравнений, входящих в системупроверок для данного информационногосимвола. Декодированный информационный символ переписывается иэ решающего блока 6 в регистр 7. Если этотинформационный символ входит в проверочные уравнения для других информационных символов, его значение свыхода младшего разряда регистра 7записывается через коммутатор 9 вблок 4 в ячейку с адресом, сформулированным на выходах запоминающегоблока 3. 3 з.п. ф-лы, 5 ил.Изобретение относится к радиотехнике и может быть использовано в системах передачи дискретной информации по каналам с шумами, в частности по стандартным телефонным каналам,Цель изобретения - расширение области применения устройства путем обеспечения возможности работы с различными кодами и упрощения устройства при декодировании длинных кодов,На фиг,1 приведена функциональная схема предлагаемого устройства; на фиг.2 - функциональная схема решающего блока; на фиг,З - функциональная схема блока прерывания; на фиг.4 и 5 - временные диаграммы, поясняющие работу устройства.Предлагаемое утсройство (фиг,1) содержит счетчики 1 и 2, запоминающий блок 3, блок 4 оперативной памяти, блок 5 суммирования по модулю два, решающий блок 6, регистр 7 сдвига, блок 8 прерывания, коммутатор 9; 5 10 1 г 20 ключи 10-12, буферные регистры 13 и14, элементы 2 ИЛИ 15, элемент ЗИ 16,формирователь 17 импульса записи,блок 18 инверсии адреса, счетныйтриггер 19, коммутатор 20.Решающий блок 6 (фиг.2) содержитэлементы ЗИ 21, и 21 , элементы 2 ИЛИ22и 22, триггер 23, элемент 2 И 24,инверторы 25 и 25, элемент 26 задержки, реверсивный счетчик 27 имноговходовый элемент ИЛИ 28,Блок 8 прерывания (фиг.З) содержитэлементы 2 ИЛИ 29-294, элементы 2 И30 и 30 и триггеры 31 - 31.Устройство работает следующимобразом,Текущее состояние выхода блока 18определяет номер куба блока 4 памяти(первый или второй), к которому разрешен доступ в текущий момент времени, При этом в процессе декодирования доступ разрешен к одному из кубов блока 4 памяти, а в процессеприема элемента кодового слова - к другому.С момента окончания приема очередного кодового слова в один из кубов блока 4 памяти импульс, поступивший с третьего входа устройства отсистемы цикловой синхронизации; фиг.4 в), поступает на третий вход блока 8. После этого на первом выходе блока 8 устанавливается потенциал, запрещающий работу первого буферного регистра 14 и разрешающий работу запо. минающего блока 3. Потенциал с перво-. го выхода блока 8 открывает ключ 10 15 (фиг.4) и устанавливает коммутатор 9 в состояние, когда к его выходу (а следовательно, к входу блока 4) подключен младший разряд регистра а информационный вход устройства от ключен, Этот же потенциал с первого выхода блока 8 поступает на управляющий вход блока 18. Одновременно с изменением потенциала на третьем входе блока 8 на его третьем выходе 25 (фиг.4 ж) формируется импульс, который поступает через первый вход второго элемента 2 ИЛИ на вход установки в "О" первого счетчика 2 и устанавливает все его разряды в нулевое сос(1 тояние. Этот же импульс с третьего выхода блока 8 поступает на вход блока 18, в результате на его выходе устанавливается потенциал, разрешающий доступ к тому кубу блока 4 памяти, в который записано принятое кодовое слово. Блок 5, решающий блок 6 и все разряды второго счетчика 1 установлены в нулевое состояние при окончании декодирования предыдущего кодового слова.Тактовый импульс, поступивший с первого входа устройства, через откры тый первый ключ 1 О (фиг.4 з) осущес твляет своим передним фронтом запись 45 состояния второго счетчика 1 (нулевое) во второй буферный регистр 13, а своим задним фронтом увеличивает состояние второго счетчика 1 на "1". Состояние второго буферного регистра 13 поступает на адресные входы запоминающего блока 3, и на его адресных выходах появляется код адреса элемент та кодового слова, хранящегося в блоке 4, который является первым элементом первого проверочного уравнения для первого информационного символа. С этого момента начинается выполнение программы декодирования, храняшейся в запоминающем блоке 3. Значение символа, считанное из блока 4, поступает на вход блока 5, в котором осуществляется последовательное сложе ние по модулю два элементов, входящих в решаемое в данный момент проверочное уравнение. Второй ключ 11 при этом открыт, а третий ключ 12 закрыт.Если данный символ не является последним в проверочном уравнении, ,на первом выходе блока 3 сигнал не появляется и состояние блока 5 не передается в решающий блок 6, В противном случае на первом информационном выходе запоминающего блока 3 одновременно с адресом последнего символа данного проверочного управления появляется сигнал, который поступает на второй вход решающего блока 6 и на второй вход блока 5. В результате состояние блока 5 поступает в решающий блок 6, после чего осуществляется установка блока 5 в нулевое состояние. Далее устройство переходит к решению очередного проверочного уравнения. Если символ, считываемый из блока 4, является последним символом в последнем уравнении системы для данного информационного символа, вместе с кодом адреса этого символа на адресных выходах и сигналом на первом информационном выходе запоминающего блока 3 на его втором информационном выходе появляется сигнал, который поступает на третий вход решающего блока 6. Состояние блока 5 поступает в решающий блок 6. В этот момент в последнем оказываются принятыми результаты решения (блоком 5) всех проверочных уравнений для данного информационного символа.Решающий блок 6 выносит решение по принципу большинства о значении данного информационного символа. Это значение с второго выхода решающего блока 6 поступает на информационный вход регистр 7, после чего на тре тьем выходе решающего блока 6 формируется импульс, который поступает на синхровход регистра 7, и результат декодирования данного информационного символа переписывается в первый разряд регистра 7 (в регистре 7 происходит сдвиг на один разряд). Если в кодовом слове произошла неисправимая ошибка (число проверочных уравнений в системе, решение которых рав 1372627но "О", равно числу уравнений, решение которых равно "1"), на первом выходе решающего блока 6 появляется сигнал, который поступает на выход устройства исвидетельствует о неисправимой ошибке, произошедшей в кодовом слове.Если значение декодированного информационного символа используется О в проверочных уравнениях для других информационных символов (это имеет место, например, при декодировании кодов Рида-Иаллера), этот символ записывается в блок 4 в тот же куб памяти, в который записано декодируемое кодовое слово. Для этого в следующий тактовый момент времени (следующее за считыванием последнего символа из блока 4 состояние первого счет чика 1) на адресных выходах запоминающего блока 3 формируется код адреса ячейки блока 4, в которую записано значение декодированного информационного символа. На первом и втором 25 информационных выходах запоминающего блока 3 сигналы не появляются, а на его третьем информационном выходе формируется сигнал, закрывающий второй ключ 11 (фиг.4 з) и открывающий 3 О третий ключ 12. Тактовый импульс с выхода первого ключа 1 О через открытый третий ключ 12 и первый вход первого элемента 2 ИЛИ 15 поступает на вход формирователя 17 импульса записи и на его выходе, с задержкой на время, необходимое для подготовки блока 4 к приему информации, формируется импульс (фиг.4 и), поступающий на вход синхронизации записи в 4 О блок 4. В результате действия этого импульса состояние младшего разряда регистра 7, поступившее через первый вход коммутатора 9 на вход блока 4, записывается в блок 4 в ячейку с адре 45 сом, сформированном на адресных выходах запоминающего блока 3. После этого устройство переходит к декодированию очередного информационного символа.Если значение декодированного информационного символа не участвует в проверочных уравнениях для других информационных символов (что имеет место для кодов с раздельными проверками), его значение не записывается в блок 4 и устройство сразу переходит к декодированию следующего информационного символа. Таким образом, декодирование осуществляеься по программе, хранящейся в запоминающем блоке 3. Текущее состояние программы определяется состоянием второго буферного регистра 13 (которое определяется состоянием второго счетчика 1). Такто вые импульсы, поступающие с выхода е первого ключа 1 О, осуществляют перезапись текущего состояния второго счетчика 1 во второй буферный регистр 13 и увеличивают состояние второго счетчика 1 на "1". На адресных выходах запоминающего блока 3 формируются коды адресов ячеек блока 3, а на е го трех информационных выходах формируется информация, управляющая работой блока 5, решающего блока 6 и третьего ключа 12. В последнем такте программы (когда на адресных выходах запоминающего блока 3 сформирован код адреса последнего символа в последнем уравнении системы для последнего информационного символа) на всех трех информационных выоэдах запоминающего блока 3 формируются сигналы, которые открывают э элемент 3 И 16, и на его выходе формируется сигнал, который поступает на выход окончания декодирования устройства и на пятый вход блока 8, свидетельствуя об окончании процесса декодирования данного кодового слова. В результате на четвертом выходе блока 8 формируется импульс, который поступает на вход установки в "О" второго счетчика 1, устанавливая все его разряды в нулевое состояние. Сигнал с выхода элемента 3 И 16 поступает также на четвертый вход решающего блока 6. В результате этого сигнала происходит сброс сигнала о неисправимой ошибке на соответствующем выходе решающего блока 6, если этот сигнал установлен в процессе декодирования.В процессе выполнения программы декодирования сигнал на выходе элемента ЗИ 16 появиться не может, так как запись в блок 4 значения декодированного информационного символа осуществляется в следующем после вынесения решения такте декодирования.Запись в блок 4 кодовых слов, поступающих иэ канала связи, происходит следующим образом. Поскольку элементы кодовых слов поступают из канала связи н.прерывно, а процесс декодирования в силу своего последовательного характера не может быть выполнен7 3726в течение одного периода импульсовсистемы тактовой синхронизации, импульсы кодового слова, поступающегоиз канала связи, записываются в блок4 во время декодирования предыдущегокодового слова. Емкость блока 4 может условно разделяться на два кубапамяти, доступ к которым определяется состоянием выхода блока 18. При 10этом в процессе декодирования разрешен доступ к одному кубу блока 4 памяти, а в процессе записи элементакодового слова с информационного входа устройства - к другому кубу блока 14 памяти.Импульс от системы тактовой синхронизации поступает на второй входустройства и на второй вход блока 8,Появление этого импульса свидетельствует о том, что на информационныйвход устройства поступил очереднойэлемент принимаемого кодового слова.Появление импульса на втором входе блока 8 переводит его в режим 25ожидания окончания текущего такта декодирования (фиг,4 б, е), С приходом очередного тактового импульса напервый вход блока 8 (фиг.4 а) (текущий такт выполнения программы декодирования окончен) он переходит врежим прерывания. При этом на егопервом выходе формируется потенциал (фиг.4 д), который закрывает первый ключ 10, запрещает работу запоми- З 5нающего блока 3, разрешает работу ерпервого буферного регистра 14, переключает коммутатор 9, т.е. отключаетот выхода коммутатора 9 выход младше "го разряда регистра 7 и подключает 40к выходу коммутатора 9 информационный вход устройства. Кроме того,этот потенциал поступает на управляющий вход блока 18 (переключает коммутатор 21)и изменяет состояние его 45выхода на противоположное, изменяятем самым состояние старшего адресного входа блока 4 и разрешая доступк другому кубу блока 4 памяти, Притаком состоянии первого выхода блока 508 все младшие адресные разряды блока4 оказываются подключенными к выходам первого буферного регистра 14.Одновременно с изменением потен-,циала на первом выходе блока 8(фиг.4 д) на его втором выходе формируется импульс (фиг.4 е), по переднему фронту которого осуществляетсяперезапись состояния первого счетчи 27 8ка 2 в первый буферный регистр 14, а по заднему фронту - изменение состояние первого счетчика 2 на "1". Этот импульс поступает через второй вход второго элемента 2 ИЛИ 15 на вход формирователя 17 импульса записи, и через время, необходимое для подготовки блока 4 к приему информации, на выходе формирователя 17 фимпульса записи появляется импульс (фиг,4 и), поступающий на вход синхронизации записи блока 4. В результате значение элемента принимаемого кодового слова, поступившее на вход блока 4 с информационного входа устройства через коммутатор 9, записывается в блок 4 по адресу, сформированному на выходах второго буферного регистра 14 в куб блока 4 памяти, противоположный тому, в котором хранится декодируемое кодовое слово.С приходом следующего тактового импульса на первый вход блока 8 (фиг.4 а) состояние его первого выхода принимает первоначальное состояние (фиг.4 д). При этом вновь открывается первый ключ 10, запрещается работа первого буферного регистра 14, разрешается работа запоминающего блока 3, коммутатор 9 отключает от своего выхода информационный вход устройства и подключает к своему выходу выход младшего разряда регистра 7, а состояние блока 18 вновь меняется на противоположное (переключается коммутатор 20 блока 18),что разрешает доступ к тому кубу памяти, в котором хранится декодируемое кодовое слово. Тактовый импульс с выхода открытого первого ключа О своим передним фронтом переписывает текущее состояние второго счетчика 1 во второй буферный регистр 13 и задним фронтом увеличивает состояние второго счетчика 1 на "1". В устройстве продолжается процесс выполнения программы декодирования.В момент окончания программы декодирования на всех трех информационных выходах запоминающего блока 3 появятся сигналы, и сигнал появится на выходе элемента ЗИ 16. Этот сигнал поступает на выход окончания декодировф 4 ия устройства, свидетельствуя об окончании процесса декодирования. К этому моменту времени процесс приема нового кодового слова может оказаться не оконченным и оставшиеся кодо 137269вые символы должны быть записаны в блок 4. Сигнал с выхода элемента 3 И 16 поступает на четвертый вход решающего блока 6 и на 5 вход блока 8, в результате чего на его первом выходе устанавливается потенциал (фиг.4 д), закрывающий первый ключ 1 О, запрещающий работу запоминающего блока 3 и разрешающий работу первого буферного 10 регистра 14. Этот же 1 отенциал переключает коммутатор 9 в состояние, когда к его выходу подключен информационный вход устройства и изменяет состояние выхода блока 18 на противо г положное (переключает коммутатор 20 блока 18) . Этот потенциал на первом выходе блока 8 сохраняется неизменным до прихода импульса на его третий вход от системы цикловой синхро низации (фиг,4 в). На втором выходе блока 8 импульсы появляются с приходом очередного импульса на второй вход блока 8 (от системы тактовой синхронизации), который переходит 25 в режим ожидания, с приходом очередного тактового импульса на его первый вход на его втором выходе формируется импульс (фиг.9 е), по переднему фронту которого осуществляется 30 запись текущего состояния первого счетчика 2 в первый буферный регистр 14, а по заднему фронту - изменение состояния первого счетчика 2 на "1". Этот же импульс поступает через вто рой вход второго элемента 2 ИЛИ 15, на вход формирователя 17 импульса записи, и через время, необходимое для подготовки блока 4 к приему информации, на выходе формирователя 17 40 импульса записи появляется импульс, который поступает на вход синхронизации записи блока 4.Таким образом, осуществляется запись очередного символа принимаемого кодового слова, поступившего с информационного входа устройства через коммутатор 9 на вход блока 4, в ячейку блока 4 по адресу, сформированному на выходах первого буферного ре гистра 14 и на выходе блока 18.С риходом очередного тактового импульса на третий вход блока 8 (от системы цикловой синхронизации (фиг.9 в), что свидетельствует о том, что все принимаемое кодовое слово принято в блок 4) устройство переходит в режим декодирования, При этом на первом выходе блока 8 формируется 27 1 Опотенциал (фиг.4 д), который переключает коммутатор 9 (отключает от выхода коммутатора 9 информационный вход устройства и подключает к выходу коммутатора 9 выход старшего разряда регистра 7), открывает первый ключ 1 О, запрещает работу первого буферного регистра 14, разрешает работу эапоминающего блока 3. Этот же потенциалпоступает на управляющий вход блока18 (переключает коммутатор 20 блока18),Одновременно на третьем выходеблока 8 формируется импульс (фиг.4 ж),который поступает на вход блока 18,на вход счетного триггера 19 и инвертирует его состояние. Таким образом, в блоке 18 выполняются две операции инверсии (с поступлением импульса на вход блока 18 с третьего выходаблока 8 и с изменением потенциала наего управляющем входе), состояниеего выхода не изменяется, т.е. раэрешается доступ к тому кубу блокапамяти, в который записано подлежащеедекодированию кодовое слово. Записьследующего кодового слова осуществляется и противоположный куб памяти. С третьего выхода блока 8 импульспоступает через первый вход второго элемента 2 ИЛИ 15 на вход установки в"О" первого счетчика 2 и устанавливает все его разряды в нулевое состояние, Второй счетчик 1 устанавливается в нулевое состояние импульсом счетвертого выхода блока 8 после окончания программы декодирования. Далеепроцесс декодирования повторяется.Решающий блок 6 и блок 5 подготовленык решению новой системы проверочных уравнений после обработки последнего символа последнего уравнения системыдля последнего информационного символа декодированного кодового слова.ФОднако в начале декодирования первого кодового слова (после включения устройства) состояние решающего блока 6 и блока 5 может оказаться произвольным и они должны быть подготовлены к решению системы проверочных уравнений.С этой целью на вход начальнойустановки устройства подается сигнал"Установка" перед приемом первого кодового слова (фиг.5 г) . Этот сигналчерез второй вход второго элемента2 ИЛИ 15 поступает на вход установкив "О" первого счетчика 2 и устанавли1372627 10 20 25 30 35 40 50 вает все его разряды в нулевое состояние.Решающий блок 6 работает следующим образом. Сигнал, поступивший на пятый входрешающего блока 6, через второй входпервого элемента 2 ИЛИ 22 поступаетна вход установки в О" реверсивногосчетчика 27, устанавливая все егоразряды в нулевое состояние. Этот жесигнал с пятого входа через второй вход второго элемента 2 ИЛИ 22 поступает на -вход триггера 23 и устанавливает его в единичное состояние (на его инверсном выходе устанавливается нулевой потенциал) . Сигнал с шестого входа решающего блока 6 поступает на вход первого элемента ЗИ 21 непосредственно, а на вход второго элемента ЗИ 21 - через второй инвертор 25,. Если сигнал на шестом входе решающего блока 6 имеет единичное значение, на первом входе первого элемента ЗИ 21 устанавливается единичный потенциал, а на первом входе второго элемента ЗИ 21 - нулевой потенциал. Если сигнал на входе решающегоблока 6 примет нулевое значение, потенциалы на первых входах первого ивторого элементов ЗИ 21, и 21 изменятся на противоположные. При установлении единичного потенциала навтором входе решающего блока 6 единичные потенциалы установятся на вторых входах обоих элементов ЗИ 21 и21 и импульс с первого выхода элемента 26 задержки поступит на суммирующий вход реверсивного счетчика27, если на шестом входе решающегоблока 6 установлен единичный потенциал, или на вычитающий вход реверсивного счетчика 27, если на шестомвходе решающего блока 6 установленнулевой потенциал. Нв первом выходеэлемента задержки сигнал появляетсяс задержкой относительно появлениясигнала на его входе иа время, необходимое для формирования сигнала нашестом входе решающего блока 6. Это время складывается из времени приема во второй буферный регистр 13 устройства (фиг.1) состояния второго счетчика 1, времени срабатывания запоминающего блока 3, времени считывания информации из блока 4 и времени выполнения одной операции сложения по модулю два в блоке 5 суммирования. 12Таким образом, результаты решения проверочных уравнений блоком 5 накапливаются реверсивным счетчиком 27 решающего блока 6. Единичный потенциал, поступивший с третьего входа решающего блока 6, поступает на второй вход элемента 2 И 24. На втором выходе элемента 26 задержки сигнал появляется с задержкой относительно появления сигнала на его первом выходе на время, необходимое для срабатывания реверсивного счетчика 27. Сигнал с второго выхода элемента 26 задержки через первый вход открытой схемы 2 И 24 поступает на третий выл ход решающего блока 6. К этому моменту времени в реверсивном счетчике27 осуществлено накопление результатов решений всех проверочных уравнений решаемой системы проверочных уравнений. Состояние знакового разряда,реверсивного счетчика 27 соответствует результату решения этой системы проверочных уравнений по принципу большинства. Если все разряды, кромезнакового, реверсивного счетчика 27находятся в нулевом состоянии, этосвидетельствует о том, что в декодируемом кодовом слове произошла неисправимая ошибка, т.е, число импульсов, поступивших на суммирующий входреверсивного счетчика 27, равно числу импульсов, поступивших на его вычищутающий вход, В результате на всехвходах многовходового элемента ИЛИ28 установятся нулевые потенциалы инулевой потенциал установится на еевыходе. Импульс, поступивший с выхода схемы 2 И 24, поступает на синхровход триггера 23 и устанавливает егов нулевое состояние, так как на его 0-входе установлен нулевой потенциал с выхода многовходового элемента 45 ИПИ 28. Единичный потенциал с инверс ного выхода триггера 23 поступит на первый выход решающего блока 6. Твкое состояние триггера 23 сохраняется неизменным до прихода сигнала с четвертого входа решающего блока 6 (процесс декодирования данного кодовогослова закончен). Этот сигнал черезпервый вход схемы 2 ИЛИ 22 поступит нв 8-вход триггера 23 и установит его 55 в единичное состояние. Импульс с выхода элемента 2 И 24 через первый инвертор 25, и первый вход первого элемента 2 ИЛИ 22, поступает нв вход установки в "О" ревер 13 1372627сивного счетчика 27, устанавливая все его разряды в нулевое состояние. Таким образом, по переднему фронту импульса, действующего на выходе схемы 2 И 24, осуществляется прием состояния знакового разряда (значение декодированного информационного символа) в регистр 7 устройства (фиг.1), а по заднему фронту этого импульса - сброс реверсивного счетчика 27 решающего блока 6 в нулевое состояние. После этого цикл работы решающего блока 6 повторяется,Блок 8 прерывания работает следующим образом.Сигнал Установка" поступает с четвертого входа блока 8 (фиг,5 г) и через первый вход первого элемента 2 ИЛИ 29, поступает на четвертый выход блока 8 и далее на вход установки в "0" второго счетчика 1 устройства (фиг,1), этот же импульс поступает на Б"вход первого триггера 31, блока 8 и устанавливает его в единичное состояние, все остальные триггеры. 31 устанавливаются в нулевое состояние. Оба элемента 2 И 30 оказываются закрытыми нулевыми потенциалами на своих первых входах. Сигнал с выхода первого триггера 31, через второй вход второго элемента2 ИЛИ 29 поступает на первый выходблока 8 (фиг,5 д), Импульс, поступивший с второго входа блока 8 (фиг.56),поступает на синхровхоц второго триггера 31 и устанавливает его в единичное состояние, С приходом очередного тактового импульса на первыйвход блока 8 в единичное состояниепереключается третий триггер 31, авторой триггер 31 сбрасывается в нулевое состояние сигналом, поступившим с выхода третьего триггера 31через первый вход третьего элемента2 ИЛИ 29, на -вход второго триггера31. Единичный потенциал с выходатретьеготриггера 31 э открывает первый элемент 2 И 31, единичным потенциалом на его первом входе и тактовый импульс с первого входа блока 8проходит на его второй выход (фиг.5 е)Следующий импульс с первого входаблока 8 устанавливает третий триггер31 в нулевое состояние, так как наего 0-входе установился нулевой потенциал с выхода второго триггера31 . Первый элемент 2 И 30, закрывается нулевым потенциалом на своем пер 5 1 О 15 20 25 30 35 40 45 50 55 вом входе. С приходом следующего импульса на второй вход блока 8 (фиг.5 д) описанный процесс повторяется,Импульс, поступивший с третьего входа блока 8 (фиг.5 в), устанавливает четвертый триггер 31 в единичноесостояние. Импульс с первого входа блока 8 (фиг.5 а) устанавливает в единичное состояние пятый триггер31, так как на его Р-входе установ лен единичный потенциал с выходачетвертого триггера 31, Единичныйпотенциал с выхода пятого триггера31поступает через первый вход четвертого элемента 2 ИЛИ 29 на В-входчетвертого триггера 31 и устанавливает его в нулевое состояние. Следующий импульс с первого входа блока8 устанавливает в единичное состояние триггер 31, а триггер 31 устанавливается в нулевое состояние. Единичный потенциал с выхода триггера31 открывает элемент 2 И 30 единичным потенциалом на его первом входеи сигнал с первого входа блока 8 поступает на его третий выход (фиг.5 ж,4 д, ж). Одновременно единичный потенциал с выхода триггера 31 поступает на К-вход триггера 31, и устанавливает его в нулевое состояние,В результате на первом выходе блока8 устанавливается нулевой потенциал(фиг.5 д, 46), так как на обеих входах второго элемента 2 ИЛИ 29 устанавливаются нулевые потенциалы с выходов первого и третьего триггеров31, и 31,Устройство (фиг.1) переходит к про.цессу декодирования Следующий тактовый импульс с первого входа блока 8 устанавливает шестой триггер 31 в нулевое состояние и закрывает второй элемент 2 И 30 нулевым потенциалом на его втором входе. Цепочка последо. вательно включенных второго и третье. го триггеров 31 и 31 обеспечивает режим ожидания блока 8 окончания текущего такта выполнения программы декодирования устройства (фиг.1, 46, д, е). При установке третьего триггера 31 блока 8 в единичное состояние, единичный потенциал поступает через второй вход второго элемента 2 ИПИ 29 на первый выход блока 8(фиг.46), во время выполнения программы декодирования устройстванаходится в нулевом состоянии. Все остальные процессы, вызванные установкой триггера 31 в единичное состояние, протекают аналогично описанному. Цепочка последовательно включенных четвертого, пятого, шестого триггеров 314 -316 необходима на тот случай, когда импульсы на втором и третьем входах блока 8 появятся одно временно. В этом случае переключение блока 8 на режим декодирования должно произойти в тактовый момент времени, следующий за тактом записи последнего символа принимаемого кодово го слова в блок 4 устройства (фиг.1), импульс . на третьем выходе блока 8 должен появиться позже, чем импульс на его втором входе.Сигнал, поступивший на пятый вход блока 8 (фиг.4 г), вызывает в нем процессы, аналогичные действиям сигнала нустановка" на его четвертом входе. Отличие заключается лишь в том, что при действии сигнала на пятом входе блока 8.нет необходимости в установке в нулевое состояние второго, четвертого, третьего, пятого, шестого триггеров 31-316 .30формула изобретения 1.Мажоритарное декодирующее устройство, содержащее запоминающий блок, счетчики, решающий блок, пер 35 вый выход которого является выходом сигнала неисправимой ошибки устройства, второй выход подключен к информационному входу регистра сдвига, ВыхОДы РазРЯДОВ которого ЯВлЯютсЯ 40 информационными выходами устройства и выход младшего разряда подключен к первому входу коммутатора, второй вход которого является информационным входом устройства, о т л и ч а ю -45 щ е е с я тем, что, с целью расширения области применения устройства путем обеспечения возможности работы с различными кодами и упрощения устройства при декодировании длинных кодов, в него введены блок инверсии адреса, ключи, буферные регистры, блок оперативной памяти, блок суммирования по модулю два, элемент ЭИ, элементы 2 ИЛИ, формирователь импульса записи и блок прерывания, первый, второй, третий и четвертый входы которого являются первым, вторым, третьим синхровходами и входом начальной установки устройства соответственно, первый выход подключен куправляющим входам блока инверсии адреса, коммутатора н первого ключа,информационный вход которого подключен к первому синхровходу устройства, второй выход блока прерыванияподключен к управляющему входу запоминающего блока, синхровходу первогобуферного регистра, информационномувходу первого счетчика и первомувходу первого элемента 2 ИЛИ, третийвыход блока прерывания подключен кпервому входу второго элемента 2 ИЛИи к информационному входу блока инверсии адреса, выход которого подключен к старшему адресному входублока оперативной памяти, выход второго элемента 2 ИЛИ подключен к входу установки в "О" первого счетчика,выходы которого подключены к соответствующим информационным входампервого буферного регистра, четвертый выход блока прерывания подключенк входу установки в "О" второго счетчика, информационный вход которогообъединен с синхровходом второгобуферного регистра и информационнымивходами второго и третьего ключей и подключен к выходу первогоключа, выходы разрядов второго счетчика подключены к соответствующиминформационным входам второго буферного регистра, выходы которого подключены к соответствующим адресным вхвходам запоминающего блока, адресныевыходы которого объединены с соответствующими выходами первого буферногорегистра и подключены к соответствующим адресным входам блока оперативной памяти, выход второго ключа подключен к первым входам блока суммирования по модулю два и решающегоблока, выход третьего ключа подключенк второму входу первого элемента2 ИЛИ, выход которого через формирователь импульса записи подключен ксинхровходу оперативной памяти, первый информационный выход запоминающего блока подключен к вторым входамблока суммирования по модулю два ирешающего блока и к первому входуэлемента ЭИ, второй информационныйвыход запоминающего блока подключенк третьему входу решающего блока ивторому входу элемента ЭИ, третийинформационный выход запоминающегоблока подключен к управляющим входам