Вычислительное устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК А 1 118 51)4 С 06 Р 15/О Я1 ПИСАНИЕ ИЗОБРЕТЕ ь изобствия двоиВычисл но-десятичных опе тельное устройство жит п ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ТОРСНОМУ СВИДЕТЕЛЬСТВ(71) Андроповский авиационный технологический институт(56) .Авторское свидетельство СССР В 1083198, кл. С Об Р 15/00, 1982.Авторское свидетельство СССР Р 1113805, кл. С 06 Р 15/00, 1984. (54) ВИЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может найти применение при построении быстродействующих универсальных ЗВМ. ретения - повышение быстр устройства при выполнен соединенных по цепи переноса операционных блоков 1, первый и второй р гистры 8, 9, дешифратор 10, счетчик 12. Операционный блок включает в се запоминаюц,ий узел ( для хранения таб лиц сложения и умножения), первый и второй мультиплексоры, с первого по четвертый регистры, Цель изобретени достигается благодаря введению первого и второго регистров, счетчика дещиФратора. 4 ил., 2 табл.8Продолжение табл. 2 1327 8 Операция Вход Входы ере управ ления са код пе апис ци Умножение двоично-десятичных чисел чистить регистр 26 и счет-О О О 3 Оик 12 О 1 в регист- О Разместить множимре 24 Разместить множитель врегистре 27 Сдвинуть множитель и очистить регистр 9 2 О Сложить с суммой частичных произведений в регистре 26 О 4 2 винуть сумму частичныхоизведений анести ст. разряды част. роизведения в регистр 25 1 О Умножение закончено Сдвинуть множитель Выдать старшие разрядырезультата на выход Выдать младшие разрядырезультата на выход Занести младшие разрядычастичного произведения врегистр 25 Сложить с суммои частичныхпроизведений в пятом регистре 26 Первая группа входов Вторая г руппа ВХОДОВ кода опера 13271) 8327 Я НАЧАЯО ) Составитехред М.яндык Веселовская акт б 72митета СССРткрытий каз 4532 Подписи кая на роизводственно-полиграФическое предприятие, г. Ужгород Проектна ВНИИПИ Государственного к по делам изобретений и 113035, Москва, Ж, Рау1 132Изобретение относится к вычислительной технике и может найти применение при построении быстродействующих универсальных ЭВМ, работающих в двоично-десятичной системе счисления.Целью изобретения является повышение быстродействия.На фиг.1 представлена функциональная схема предлагаемого устройства; на фиг.2 - функциональная схема четырехбитного операционного блока; на фиг.З - граФ-схема выполнения операции сложения; на фиг.4 - граф-схема выполнения операции умножения.Устройство (фиг.1) содержит п операционных блоков 1, первую группу 2 входов кода операции, информационные входы 3, информационные выходы 4, выход 5 переноса, вход 6 переноса, вход 7 синхронизации, первый 8 и второй 9 регистры, дешифратор 10, третью группу 11 входов кода операции, счетчик 12, выход 13 признака окончания умножения, вход 14 строба, вторую группу 15 входов кода операции.Операционный блок (фиг,2) содержит запоминающий узел 16, вход 17 чтения, первый вход 18 кода операции, вход 19 переноса, выход 20 переноса, первый 21 и второй 22 мультиплексоры, вторую группу 23 входов кода операции, первый-четвертый регистры 24-27, третий информационный вход 28, первый информационный вход 29, второй информационный вход 30, входы 31 синхронизации, информационный выход 32.Устройство работает следующим образом.Реализация операций обеспечивается путем выполнения последовательности микрокоманд, генерируемых устройством управления машины, в состав которой входит предлагаемое устройство. Связь устройства управления с предлагаемым осуществляется через вход 14, первую группу 2 входов кода операции, вход 6 переноса, третью, группу 11 входов хода операции, вторую группу 15 входов кода операции. Код, устанавливаемый на этих входах устройством управления в каждом такте машинного времени, представляет собой микрокоманду. Каждая микрокоманда сопровождается синхроимпульсом по входу 7 синхронизации. Предлагаемое устройство формирует для устройства управления ряд признаков: признак 71182переноса, поступающий на выход 5 переноса, и признак окончания умножения, поступающий на выход 13 признака окончания умножения. Операнды впредлагаемое устройство поступаютиз памяти машины через информационныйвход 3 устройства, а результаты операций передаются в память через выходы 4 устройства.Устройство при выполнении операциисложения и умножения в двоично-десятичном коде работает следующим образом,Для реализации операций сложенияи умножения содержимое запоминающегоузла 6 должно соответствовать даннымтабл.1. В табл.1 принято шестнадцатиричное кодирование по группам разрядов. Группы разрядов обозначены втабл.1 следующим образом: А 1 - группа адресных входов; А 2 - первый адресный вход; АЗ - второй адресныйвход; А 4 - третий адресный вход; СОвторой информационный выход (перенос); Р. - первый информационный выход (результат).Работа устройства при выполненииоперации двоично-десятичного заносится в регистр 26 благодаря формированию импульса на третьем выходе дешифратора 10 в соответствии с кодом операции на вход 11 (см.табл.2).Заключительной является микрокоманда ивыдавать результат на выход",35которая необходима для записи суммыв память машины. При этом на управляющие входы второго мультиплексора 22поступает код 2 (см.табл.2), благодаря чему выходы регистра 26 коммутируются на информационные выходы 32 операционного блока 1. С этих выходовкод суммы поступает на выходы 4 устройства для занесения в память.45Работа устройства при выполненииоперации двоично-десятичного умножения соответствует микропрограмме,приведенной на фиг.4. Коды микрокоманд приведены в табл,2. Вначале выполняется подготовительная операция.50Очистить регистр 26 и счетчик 12.(При этом на входах 11 кода операцииустанавливается код 3 = 0112 (см.табл.2), в результате чего синхроимпульс с входа 7. сихронизации посту 55пает на третий выход дешифратора 10.Этот импульс поступает на второй входсинхронизапии регистра 26. Посколькуна вход чтения запоминающегоузла 163 1 32711 через вход 17 операционного блокас входа 14 поступает сигнал логического нуля (см.табл.2), на выходах запоминающего узла 16 устанавливаются нулевые уровни. В результате в ре гистр 26 заносится нулевой код. Совпадение сигнала логического нуля на инвертирующем входе сброса счетчика 12 симпульсом, поступающим с третьего выхода дешифратора 1 О на вход синхро р низации счетчика 12, вызывает сброс последнего. Затем последовательно выполняются микрокоманды "Разместить множимое в регистре 24" и "Разместить множитель в регистре 27". Эти микро команды выполняются аналогично микрокомандам "Разместить 1-й операнд в регистре 24" и "Разместить 2-й операнд в регистре 27"Основной цикл умножечия начинается выполнением микрокоманды "Сдвинуть множитель и очистить второй регистр 9". В течение всего цик - ла умножения на входе 14 устройства поддерживается уровень логической единицы (см.табл,2) с целью блокиро вания сброса счетчика 12.Для обеспечения сдвига множителя на входы управления второго мультиплексора 22 подается код 1, а на входы 11 кода операции - код 5. В резуль-ЗО тате этого код цифры множителя из регистра 27 1-го операционного блока 1 заносится в регистр 27 (1-1)-го операционного блока 1 через вторые ин-с формационные входы 30 операционных блоков 1. Код из первого операционного блока 1 фиксируется в первом регистре 8, а код из второго регистра 9 записывается в и-м операционном блоке 1. Кроме того, второй регистр 9 при этом очищается. Все это обеспечивается синхроимпульсом, поступающим при исполнении этой микрокоманды с пятого выхода дешифратора 10. Этот же импульс производит инкрементирование 45 счетчика 12 для учета очередного ис,полнения тела цикла умножения. Затем выполняется микрокоманда Занести младшие разряды частичного произведения в регистр 25". В соответствии с кодом управления мультиплексорами на входах 15 устройства первый мультиплексор 21 подключает к второму адресному входу запоминающего узла 16 код множимого из регистра 24, а.второй ,мультиплексор 21 - к третьему адресному входу третий информациойный вход 28, на который поступает код очередной цифры множителя из первого региЯ 4стра 8. На группу адресных входов(см. табл.2) поступает логическая единица, а на первый адресный вход -ноль, что соответствует выборке иззапоминающего узла 16 младших разрядов частичных произведений (см.табл.1). Выборка поддерживается активным сигналом на входе 14. Третьягруппа 11 входов кода операции обеспечивает формирование импульса навтором выходе дешифратора 1 О и занесение младших разрядов произведенияв регистр 25, Затем выполняется микрокоманда "Сложить с суммой частичныхпроизведений в регистре 26",Сложение выполняется так же, какпри выполнении микрокоманды лСложитьи занести результат в регистр 26",только в операции участвуют операндыиз 25 и 26 регистров, причем результат заносится в последний, После сложения выполняется микрокоманда Сдвинуть сумму частичных произведений".Эта микрокоманда реализуется аналогично микрокоманде "Сдвинуть множитель и очистить второй регистр 9",при этом в операции участвует суммачастичных произведений, расположенная в регистре 26, а импульс формируется на четвертом выходе дешифратора 10 (согласно коду табл.2). Поэтомуинкремент счетчика 12 не производится, а код младшей цифры суммы частичных произведений фиксируется во втором регистре 9 для передачи в регистрмножителя при очередном сдвиге последнего. Затем выполняется микрокоманда "Занести старшие разряды частичного произведений в регистр 25"Выполнение этой микрокоманды аналогично выполнению микрокоманды "Занести младшие разряды частичного произведения в регистр 25" с той лишьразницей, что при этом устанавливается код переносана первом адресном входе запоминающего узла 16, чтосоответствует выборке старших разря-дов произведения (см,табл.1),Микрокоманда "Сложить с суммойчастичных произведений в регистре26" - дубликат описанной микрокоманды. Микрокоманда "Умножение закончег.но" в операционном устройстве никаких действий не реализует; в этомтакте управляющее устройство анали-,зирует уровень сигнала на выходе 13признака окончания умножения. Пос-.кольку счетчик 12 инкрементируется вкаждом цикле умножения, то после и13271 Я б 5 10 15 20 25 30 35 40 45 50 55 циклов он переполняется и изменяет сигнал на выходе 13. Если эта ситуация еще не наступила, то умножение не закончено и управляющее устройство сложения соответствует граф-схеме микропрограммы сложения (см.Жиг.3,1, Каждый блок этой схемы соответствует одной микрокоманде и выполняется за один такт. Коды микрокоманд приведены в табл.2. Код первого операнда поступает из памяти машины на информационный вход устройства 3 и при выполнении микрокоманды Разместить 1-й операнд в регистре 24 заносится в указанный регистр, Это обеспечивается тем, что на третьей группЕ 11 входов кода операции присутствует код 1 = ОО (согласно данным2табл.2), и синхроимпульс, поступивший на вход синхронизации 7 устройства, проходит на первый выход дешифратора 10. С этого выхода импульс поступает на входы синхронизации регистров 24 всех операционных блоков 1, Аналогично исполняется микрокоманда "Разместить 2-й операнд в регистре 27". При этом формируется синхроимпульс на шестом выходе дешифратора 10 в соответствии с кодом микрокоманды (см,табл.2). В соедующем такте выполняется операцияСложить и занести результат в регистр 26". При этом на управляющий вход первого мультиплексора 21 подается код 1 и на управляющие входы второго с мультиплексора 22 также подается код 1 (см.табл.2).В результате этого на второй адресный вход запоминающего узла 16 поступает код 1-го операнда из регистра 24, а на третий вход - коц 2-го операнда из регистра 27. На адресный вход запоминающего узла 16 поступает перенос из младше.го операционного блока 1, а на группу адресных входов - код операции О (см.табл.2), что соот- ветствует операции сложения (см. табл.1). Благодаря активному уровню сигнала на входе 14, поступающему на входы 17 всех операционных блоков 1, активируются выходы запоминающего узпа 16, и результат слояения формируется в виде переноса СО и кода результата в соответствии с данными габл.1. Перенос поступает на вход 19 переноса старшего операционного блока 1, а код результата переходит к повторению цикла умножения, начиная с микрокоманды 54. В противном случае следующей выполняется микрокоманда"Сдвинуть множитель вправо". Необходимость в таком действии возникает,потому, что младшие разряды произведения по мере сдвига множителя размещаются в его регистре. Посколькусдвиг суммы частичных произведенийведется в другое время, цифры с младших разрядов произведения передаютсяв регист множителя через второй регистр 9, Для окончательной упаковкив регистр мноягителя при этом приходится выполнять дополнительно микро-:команду "Сдвинуть множитель вправо".Она выполняется так же, как микрокоманца "Сдвинуть множитель и очиститьвторой регистр 9",Последние микрокоманды "Выдать .старшие разряды результата на выходиВыдать младшие разряды результатана выход" обеспечивают передачу навыходы устройства 4 содержимого регистров 26 и 27 соответственно.Добавляя в содержимое запоминающего узла 16 коды результатов другихопераций (при этом происходит расширение первой группы адресных входов -увеличение разрядности входов 18 кодаоперации), можно настроить предлагаемое устройство на выполнение любыхарифметико-логических операций. Формула изобретения Вычислительное устройство, содержащее и операционных блоков, (где и = М/К,М - разрядность операндов, . К -разрядность операционного блока), первые группы входов кода, операции которых объединены и являются первой группой входов кода операции устройства, первые информационные входы операционных блоков являются информационными входами устройства, информационные выходы операционных блоков являются информационными выходами устройства, вход переноса устройства соединен с входом переноса первого операционного блока, выход переноса .-го операционного блока соединен с входом переноса (г+1)-го операционного блока (г = 1,2и), выход переноса и-го операционного блока яв-, ляется выходом переноса устройства, информационный выход (г+1)-го операционного блока соединен с вторым информационным входом -го операционного блока, вторые группы входов ко 32711820 устройства, информационный выход перЗО чем с первого по шестой входы синхрониэации блока подключены соответстда операции операционных блоков объединены и подключены к второй группевходов кода операции устройства, о тл и ч а ю щ е е с я тем, что, сцелью повышения быстродействия, онодополнительно содержит первый и второй регистры, счетчик и дешифратор,причем третья группа входов кода операции устройства соединена с информационными входами дешифратора, с первого по шестой выходы которого подключены соответственно к входам спервого; и" шестой синхронизации спервого по п-й операционных блоков,вход синхронизации устройства соединен со стробирующим входом дешифратора, кроме того, пятый выход дешифратора соединен с входом синхронизации первого регистра, входом сброса второго регистра и счетным входом счетчика, третий выход дешифратора соединен с входом синхронизации счетчика,выход переноса которого является выходом признака окончания умножения вого операционного блока соединен синформационными входами первого ивторого регистров, четвертый выходдешифратора соединен с входом синхрониэации второго регистра, выход которого соединен с вторым информационным входом п-го операционного блока, выход первого регистра соединенс третьими информационными входами с первого по и-й операционных блоков, вход строба устройства соединен с входом строба с первого по и-й операционных блоков и с входом сброса счетчика.2. Устройство по п,1, о т л и - ч а ю щ е е с я тем, что операционный блок содержит запоминающий узел, с первого по четвертый регистры, первый и второй мультиплексоры, при 1 О 15 35 40 венно к входу синхронизации первого регистра, входу синхронизации второго регистра, первому и второму входам синхронизации третьего регистра, первому и второму входам синхронизации четвертого регистра, третий информационный .вход блока соединен с первым информационным входом второго мультиплексора, первый информационный вход блока соединен с информационным входом первого регистра и с вторым ин-х Формационным входом четвертого реги"э стра, выход которого соединен с вторым информационным входом второго мультиплексора, первая группа входоВ кода операции блока соединена с/ группой адресных входов запоминающего узла, первый информационный выход которого соединен с первым информационным входом третьего регистра и с инФормационным входом второго регистра, выход которого соединен с первым входом первого мультиплексора, вход переноса блока соединен с первым адресным входом запоминающего узла, второй информационный выход которого является выходом переноса блока, выход первого регистра. соединен с вторым инФормационным входом первого мультиплексора, выход которого соединен с вторым адресным входом запоминающего узла, вход разрешения чтения которого соединен с входом строба блока, второй информационный вход блока соединен с вторым информационным входом третьего регистра и с первым информацирнным входом четвертого регистра, выход третьего регистра соединен с третьим информационным входом второго мультиплексора, выход которого соединен с третьим адресным входом запоминающего узла и с информационным выходом блока, управляющие входы первого и второго мультиплексоров объединены и подключены к второй группе входов кода операции блока.1327338 Таблиуа Десятичное сложение при отсутствии переноса Десятичное сложение при наличиипереноса 4 ж А 3 А 2 АЗ А 4 СОК А 3 А 2 АЗ А 4 СОЯ А 3 А 2 АЗ А 4 СОК А А 2 АЗ А 4 СОК 0 0 0 1 О 3 0 О 5 1 0 6 0 1 0 1 О 2 0 3 5 3 0 7 5 2 0 8 0 О 0 2 02 0 О 5 2 07 О 3 0 2 ОЗ 0 3 0 О 0 3 ОЗ 0 0 5 3 08 0 1 0 3 04 0 3 5 3 09 0 0 0 4 04 0 0 5 4 09 0 3 0 4 05 0 3 5 4 10 0 0 О 5 05 0 О 5 5 10 0 1 0 5 06 0 1 5 5 3 3 000606005613010607035632 0 0 О 7 07 О 0 5 7 12 О 3 О 7 08 0 3 5 7 13 0 8 09 0 1 5 8 143278 1 2 Продолжение табл,1 Десятичное сложение при наличии 1 1 3 3 3 1.1 Т:1Десятичное сложение при отсутствии переноса А 1 А 2 АЗ А 4 СОК А А 2 АЭ А 4 СОК А 1 А 2 АЗ А 4 СОК А А 2 АЗ А 4 СОК 0 0 2 8 10 0 0 7 В 15 0 1 2 8 11 0 1 7 8 1610 О 2 9 11 0 0 7 9 16 0 1 2 9 12 0 1 7 9 17 0 0 3 0 03 0 0 8 0 08 0 1 3 0 04 0 1 8 0 09 0 0 304 0 0 8 1 09 0 1 Э 1 05 0 1 8 1 10 0 0 3 8 11 0 0 8 8 16 0 1 3 82 0 8 8 1 7 9 1 8 0 0 3 9 12 0 0 8 9 17 03 9 13 0В 0 0 4 0 04 0 0 9 0 09 0 4 0 05 0 1 9 0 10 0 0 4 1 05 0 0 9 1 10 0 1 4 1 06 0911 0 0 4 2 06 0 0 9 2 11 0 1 4 2 07 0 1 9 2 12 0 0 4 3 07 0 0 9 3 12 0 1 4 Э 08 09 Э 1 Э 0 0 4 4 08 0 0 9 4 13 0 1 4 4 09 0 1 9 4 ) 4 0 0 4 5 09 0 0 9 54 0 1 4 5 10 09 5 15 0 0 4 6 10 0 0 9 6 15 0 1 4 6 11 0 1 9 6 16 0 0 4 7 11 0 0 9 7 16 0 1 4 7 12 09 7 17 0 0 4 8 1 2 0 0 9 87 0 1 4 8 3 0 1 9 8 8 0 0 4 93 0 0 9 9 18 0 1 4 9 14 0 1 9 9 19 1 0 0 0 00 1 0 5 0 00 1 1 0 0 1 О 1 1 5 0 10 1 0 0 1 00 1 0 5 .1 05 1 1 0 1 10 15 1 1 О 1 0 0 2 00 1 0 5 2 00 1 1 0 2 10 1 1 5 2 11 1 1 0 3 1 0 1 1 5 Э1 1 0 0 3 00 1 0 5 Э 050 0 4 000 5 4 00 1 1 О 4 10 1 1 5 42 1 0 0 5 00 1 0 6 5 05 1 1 0 50 1 1 5 5 12 0 0 3 2 05 0 0 В 2 10 0 1 3 2 06 0 1 8 21 0 0 3 3 06 0 0 8 3 11 0Э Э 07 0 1 8 3 12 0 0 3 4 07 0 0 8 42 0 1 3 4 08 0 1 8 4 13 О О 3 5 08 О О В 5 13 О3 5 09 О 1 8 54 О О 3 6 09 О О 8 6 14 О 1 3 6О О8 6 15 0 0 3 7 10 0.0 8 7 15 0 1 3 7 11 О 1 В 7 16132718 6 Продолжение табл, 1 Десятичное умножение: старшие разряды частичных произведенийДесятичное умножение: младшие разряды частичных произведений 1 1 11111 А 4 СОК А А 2 АЗ А 4 А А 2 АЗ СОК А А 2 АЗ А 4 СОК А А 2 АЗ А 4 СОК 1 0 3 5 05 1 0 8 5 003 5 11 18 5 4 1 0 3 6 08 1 0 8 6 08 1 1 3 6 11 1 .1 8 .6 140 3 7 01 1 0 8 7 06 1 1 3 7 121 8 7 5О 3 8 04 1 0 8 8 04 1 1 3 8 12 1 1 8 Э 6 1 0 3 9 07 1 0 8 9 021 Э 9 12 1 1 8 9 17 1 0 9 0 00 1 1 4 0 10 1 1 9 0 10 1 0 4 0 0 0 0 4 1 04 1 0 909 1 4 1 10 1 900 4 2 08 1 0 9 2 081 4 2 109 21 0 4 4 06 1 О 9 4 .061 4 4 11 1 1 9 4 13 1 0 4 5 ОО0 9 5 051 4 5 12 1 1 9 5 14 1 0 411 0 4 6 04 1 0 9 6 04 6 12 1 1 9 6 15 7 2 1 1 9 76 1 41 1 4 7 080 9 7 ОЗ 1 0 4 8 02 1 О 9 8 024 83 1 9 8 7 1 О 4 9 06 0 9 9 01 1 4 9 13 19 9 18 Таблица 2 Микропрограммы выполнения операций1 ложение двоична-десятичных чисел 0 0 1 Разместить 1-й операнд в регистре 24 00 Разместить 2-й операнд врегистре 27 00 Сложить и занести результат в регистр 26 0 Выдать результат на выход 02 1 0 4 3 02 0 9 3 07 14 3 1 1 1 9 3 12