Устройство аналого-цифрового преобразования
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Номер патента: 1343551
Авторы: Смажевский, Чернявский
Текст
СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК А 55 19 5114 Н 03 М 1/2 ВСЕСОЮЗНАЯ3,", ")31 ФЖ,ИН :,ИЗ ПИС ЕНИ ВТОРСКОМУ С ЕЛЬСТ(57) Ивой элможетно-иэмавтомащих в ТРОЙСТВО АНАЛОЗОВАНИЯобретение отнктроизмерителспользоватьсярительных сис ГО-ЦИФРОВО срав сится к цифроной технике и те- й- уров- яжеинмах мационсистема работам ления, вных .с ического упр словиях адди аин л ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(71) Ленинградский электротехническ институт им. В.И.Ульянова (Ленина) (72) А.И.Смажевский и Е.А.Чернявски (53) 681,325(0888)(56) Авторское свидетельство СССР М 641646, кл. Н 03 М 1/12, 1977.Авторское свидетельство СССР М 1045378, кл. Н 03 М 1/12, 1982.Проектирование импульсных и цифровых устройств радиотехнических си тем./Под ред. 1 О,М.Казаринова. М.: Высшая школа, 1985, с. 31-33. помех. Цель изобретения - расширениединамического диапазона измеряемогосигнала - достигается введением визвестное устройство элементов логического порога по числу разрядов выходного кода преобразователя напряжение-код, двух групп элементов И игруппы элементов ИЛИ по числу элементов в группах, равному числу разрядов выходного кода преобразователянапряжение-код, третьего цифровогокомпаратора, элемента НЕ, элементаИЛИ, третьего элемента И и блока определения уровня сигнала, включающего в себя цифровой компаратор,счетчик, триггер и элемент И. Приэтом за счет введения логического порога при поразрядном логическомнении выходных кодов преобразов ля напряжение-код исключается д ствие импульсных помех высокого ня и сбоев преобразователя напр ние-код во всем динамическом ди зоне устройства, 1 з,пф-лы, 71343551 Ое 22 дп)6 Омд Олт 12 Фю 7 Составитель В Махнаноактор Н,Тупица ТехредМ.Дидык ктор И.Муска з 483 Тираж 901ВНИИПИ Государственного комитепо делам изобретений и откры 035, Москва, Ж, Раушская н писноеСР д. 4/5 Производственно-полиграфическое предприятие, г. Ужгород, ул. Проек1343551 Схема блока 3 управления (фиг. 2) содержит счетчик 30 импульсов, дешифратор 31, генератор 32 импульсов, 55 счетчик 33 импульсов, одновибратор 34, элементы И 35 и 36, элемент ИЛИ 37, Блоки 30, 31 р 36 и 37 образуют распределитель импульсов. Счетчик 33 Изобретение относится к цифровойэлектроизмерительной технике и может быть использовано в информационно-измерительных системах и системахавтоматического управления, работающих в условиях аддитивных случайныхпомех.Цель изобретения - расширение динамического диапазона измеряемогосигнала за счет того, что при поразрядной логической обработке кодовотсчетов сигнала 110 перация И выполняется с (1 с+2) отсчетами выходногокода преобразователя напряжение-код,где К - число отсчетов сигнала, искаженных импульсной помехой высокогоуровня, или число последовательныхсбоев преобразователя напряжениекод, что позволяет учесть возможноеизменение числа значащих разрядов кода отсчетов.На фиг, 1 показана структурная схе.ма устройства аналого-цифрового преобразования; на фиг. 2 - схема блока управления; на фиг. 3 - схемасчетчика; на фиг, 4 - схема второгосчетчика сдвигов; на фиг. 5 - схемапервого счетчика сдвигов; на фиг,бсхема счетчика блока определенияуровня сигнала; на фиг. 7 - схемасумматора-осреднителя,Устройство (фиг, 1) содержит преобразователь 1 напряжение-код (ПНК),сумматор-осреднитель 2, блок 3 управления (БУ), регистр 4 ошибки,35регистр 5 результата, регистр б суммы, цифровые компараторы 7 и 8, реверсивный счетчик 9, счетчик 1 О,счетчик 11 сдвигов, первый элементИ 12, сдвигающий регистр 13, элементы 14 логического порога, триггер15, счетчик 16 сдвигов, второй элемент И 17, цифровой компаратор 18,элемент НЕ 19, первую группу. 20 элементов И, вторую группу 21 элементовИ, группу элементов ИЛИ 22, третий,элемент И 23, элемент ИЛИ 24, блок25 определения уровня сигнала (БОУС),включающий.в себя цифровой компаратор б, счетчик 27, триггер 28 иэлемент И 29,импульсов предназначен для деления частоты импульсов от генератора 32 импульсов до частоты импульсов запуска ПНК 1. Одновибратор 34 предназначен для формирования импульсов запуска ПНК 1 требуемой длительности. Элемент И 35 служит вентилем, разрешая или запрещая поступление импульсов с генератора 32 на распределитель импульсов по управляющим сигналам со счетчика 1 О, поступающим на второй вход блока 3 управления.На первый вход блока 3 управления подается сигнал Пуск, по которому счетчик 30 импульсов устанавливается в состояние, соответствующее последнему такту цикла работы распределителя импульсов.Регистр 4 предназначен для приема, хранения и выдачи кода ошибки и представляет собой сдвигающий регистр с параллельной записью и считыванием информации. Регистр 5 предназначен для приема, хранения и выдачи кода результата аналого-цифрового преобразования и представляет собой сдвигающий регистр с параллельной записью и считыванием информации. Регистр 6 - сдвигающий регистр с параллельной записью и считыванием информации, предназначен для приема, хранения и выдачи кода суммы результатов преобразования в ПНК 1 на интервале Т цифрового интегрирования и представляет собой регистр параллельной записью и считыванием информации. Компараторы 7 и 8 служат дпя сравнения текущего значения погрешности преобразования с заданной допустимой величиной. Компаратор 7 выдает сигнал в случае, если абсолютная величина текущей погрешности меньше или равна нижнему пределу допустимых значений, компаратор 8 - если абсолютная величина текущей погрешности больше верхнего предела допустимых значений. Сигналы, инверсные выходным сигналам компараторов 7 и 8, поступают на входы элемента И 17, При наличии сигналов на вхсдах элемента И 17 импульс от блока 3 управления поступающий на третий вход элемента И 17, проходит на регистр 5 и разрешает "читывание кода результата,Счетчик 9 предназначен для хранения кода текущего значения числа осредняемых отсчетов на интервале Т и изменения этого кода по управляющим1343551 50 55 сигналам с блока 3 управления компараторами 7 и 8. По сигналам с компаратора 7 и блока 3 управления, поступающим на шину Вычитание" счетчика 9, значение кода в нем уменьшается на приращение числа осредняемыхотсчетов д 1, а по сигналам с компаратора 8 и блока 3 управления, поступающим на шину Сложение" счетчика9, увеличивается на д Б. Счетчик 10 (фиг. 3) содержит одновибратор 38, элемент ИЛИ 39, двоичный счетчик 40, элемент 41 задержки. По сигналу из блока 3 управления одновибратор 38 формирует импульс, по переднему фронту которого осуществляется запуск логической 1 в старший разряд счетчика 40, а в остальные разряды - запись обратного кода .числа осредняемых, отсчетов И снимаемого с реверсивного счет-Фчика 9. Выход элемента ИЛИ 39 соединен со счетным входом счетчика 40, и по заднему фронту импульса с одновибратора 38 содержимое счетчика 40 увеличивается на единицу. Таким образом, в старшем разряде счетчика 40 записана "1", а в остальных - дополнительный код числа осреднявмых отсчетов И , Импульсы, запуска ПНК 1 через элемент ИЛИ 39 поступают на счетный вход счетчика 40, и при прохождении И. импульсов старший разряд счетчика обнуляется. С единичного выхода старшего разряда счетчика снимается сигнал, запрещающий поступление импульсов на запуск ПНК 1 через элемент И 12, который служит вентилем. С нулевого выхода счетчика с задержкой в элементе 41 задержки снимается сигнал, разрешающий поступление импульсов на распределитель импульсов в блоке 3 управления. Время задержки в блоке 41 1 Ъ 1 п+1 д, где 1 - время преобразования ПНК 1; 1- время записи кода в регистр 13.Счетчик 11 предназначен для подсчета числа сдвигающих импульсов, поступающих в регистры 4 и 5. Сдвиг кода вправо в регистрах 4 и 5 соответствует делению на число осредняемых отсчетов Е , если И равно значению числа два в целой степени, Счетчик 11 (фиг. 4) содержит одновибратор 42, элемент ИЛИ 43, двоичный счетчик 44, элемент И 45 и шифратор 46. Шифратор 46 служит для преобразования единичного позиционного кодазначений 3.о-, 1, снимаемого со счетчика 9, в двоичный код (выход второго разряда счетчика 9 соединен с первым входом шифратора 46, выход третьего разряда счетчика - с вторымвходом шифратора и т.д.).По сигналу с блока 3 управленияодновибратор 42 формирует импульс,по которому в старший разряд счетчика 44 записывается "1", а в остальные - дополнительный код значения1 од 1 . Сдвигающие импульсы из блока23 управления поступают на третий входсчетчика 11. Через элемент ИЛИ 43они поступают на счетный вход счетчика 44, в котором осуществляется ихподсчет. При прохождении требуемогоколичества импульсов со старшего разряда счетчика 44 снимается сигнал,запрещающий поступление сдвигающихимпульсов на регистры 4 и 5 черезэлемент И 45, выполняющий функциювентиля. Одновибратор 42 и двоичныйсчетчик 44 подобны блокам 38 и 40.Шифратор 46 может быть выполнен" на,основе схемы (фиг. 3), Регистр 13предназначен для приема, хранения ивыдачи кодов осредняемых отсчетов.Запись кода текущего отсчета, поступающего с ПНК 1, происходит в и,крайних правых (левых) разрядах регистра по сигналу "Конец преобразования", поступающему с ПНК 1. Сдвиг З 5 кода влево (вправо) в регистре 13.осуществляется по импульсам, поступаыщим из счетчика 16 на шину "Сдвигвлево (пСдвиг вправо). Регистр13 представляет собой сдвигающий регистр с параллельной записью и съемом информации и содержит 4 п разрядов, если импульсная помеха искажаетодин отсчет сигнала, и (21+1)и разрядов в остальных случаях, где и - 45 разрядность выходного кода ПНК 1 сучетом знака; Е - число отсчетов сигнала, искаженных импульсной поме" хой высокого уровня, или число последовательных сбоев ПНК 1, равных где Сц - длительность импульснойпомехи;напр - время преобразования ПНК 1;ГХ- число, равное Х, если Хцелое или ближайшее большееХ целое число, 1343551При этом для определения величины М необходимо брать 1мракеЭлементы 14 логического порога предназначены для поразрядной логической обработки информации, записанной соответственно в 1,1+и ,1+2 Ки разрядах регистра 13 для соответствующего 1-го элемента 14. Согласно ГОСТ элемент логического порога является стандартным функциональным элементом, частным случаем которого считается мажоритарный элемент. Элемент логического порога а из Ь имеет Ь входов и один выход, и сигнал на его выходе равен "1" только в тех случаях, когда не менее а входных сигналов равны "1". Мажоритарный элемент имеет нечетное число входов с, его выходной сигнал равен "1" при поступлении на его входы М=(с+1)/2 или большего числа входных сигналов, равных "1". Элемент логического порога может быть выполнен на основе известных схем. Элемент 14 имеет 4 входа, если 1=1, в остальных случаях число входов Ь=2 К+1, Величина порога а=К+2, число элементов 14 равно и. Значение порога определяется априорно с учетом известного. Триггер 15 предназначен для управления работой счетчика 16. По заднему фронту импульса запуска ПНК 1триггер 15 разрешает поступлениесдвигающих импульсов на регистр 13,по сигналу счетчика 16 - запрещает.Счетчик 16 служит для подсчета числа сдвигающих импульсов, поступающихна шину Сдвиг влево" (Сдвиг вправо") в регистр 13,Счетчик 16 (фиг. 5) содержит двоичный счетчик 47 и элемент И 48. Поимпульсу запуска ПНК 1, поступающемуот элемента И 12, в счетчик 47 записшвается дополнительный код числаразрядов выходного кода ПНК 1 и+1.По разрешающему управляющему сигналу от триггера 15 импульсы из блока3 управления через элемент И 48, выполняющий функцию вентиля, поступаютна регистр 13 и на счетчик 47 импульсов. Счетчик 47 осуществляет под 1счет сдвигающих импульсов и при прохождении и импульсов выдает сигнална триггер 15. Последний возвращается в исходное состояние и запрещаетпоступление сдвигающих импульсов через элемент И 48. Счетчик 47 подобенсчетчикам 40 и 44. О 5 20 25 30 35 40 45 50 55 Компаратор 18 предназначен для сравнения кода максимального значения флуктуационной помехи (ФП), определяемого априорно, с выходным кодом элементов 14 логического порога. Если значение выходного кода элементов 14 больше максимального значения ФП, то компаратор 18 выдает сигнал логического0, в противном случае - логической "1". Элемент НЕ 19 служит инвертором, Первая группа 20 элементов И служит для подачи на вход сумматора 2 по разрешающему сигналу с элементов НЕ 19 и ИЛИ 24 через элементы ИЛИ 22 выходного кода элементов 14 логического порога. Вторая группа 21 элементов И служит для подачи на вход сумматора 2 по разрешающему сиг налу с компаратора 18 и третьего эле мента И 23 через элементы ИЛИ 22 выходного кода. ПНК 1, записанного в крайних правых (левых) разрядах регистра 13.Блок 25 определения уровня сигнала .предназначен для выполнения в каждом цикле преобразования операций сравнения кода максимального значения ФП с кодами (К+1) значений последовательных отсчетов, поступающих с ПНК 1, и выдачи соответствующих управляющих сигналоз на элементы И 23 и ИЛИ 24, Если значение кода отсчета, поступающего с ПНК 1, меньше или равно максимальному значению ФП, то компаратор 26 выдает на элемент И 29 сигнал логической "1", в противном случае - логического Оп; Счетчик 27 служит для подсчета числа сравниваемых последовательных отсчетов с ПНК 1.Счетчик 27 (фиг, 6) содержит счетчик 49 и элемент И 50. По сигналу с блока 3 управления в старший разряд счетчика 49 записывается ."1", а в остальные - дополни".ельный код числа (К+2). Импульсы запуска ПНКчерез элемент И .50, выполняющий функцию вентиля, поступают на счетный вход счетчика 49. При прохождении (К+2) импульсов запуска ПНК 1 счетчик 27 обнуляется. При этом сигнал со старшего разряда счетчика запрещает поступление на него импульсов через элемент И 50, Этот же сигнал запрещает выдачу результата сравнения с компаратора 26 на триггер 28 через элемент И 29 по заднему фронту импульсаКонец преобразования" ("КП") ПНК 1.7 134355Триггер 28 предназначен дпя выдачи управляющих сигналов на элементыИ 23 и И 11 И 24. Начальная установкатриггера 28 выполняется по сигналу сс,БУ 3, при этом триггер разрешает прохождение сигналов через элемент И23. Если хотя бы один из (К+1) сравниваемых .отсчетов не больше максимального значения ФП, то триггер 28 посигналу "КП" перебрасывается и разрешает через элементы ИЛИ 24 съем информации с элементов 14 логическогопорога.Сумматор-осреднитель 2 (фиг. 7)представляет собой сумматор накапливающего типа с цифровым мультиплексором на два канала на входе, позволяющим суммировать данные последовательно но времени от различных источников - регистров 13 и 6, и содержит элементы И 51, элементы ИЛИ52, комбинационный сумматор 53, регистр 54 памяти, элементы ИЛИ 55,Блоки 51 и 52 образуют цифровоймультиплексор (п разрядов на 2 канала, где п - разрядность выходногокода ПНК 1, так как разрядность суммы из регистра 6 больше, чем п, тоостальные элементы И 51 служат для30подключения к сумматору 53 старшихразрядов суммы), блоки 53 и 54 - накапливающий сумматор, блок 55 - цепьзаписи результата сложения из сумматора 53 в регистр 54 памяти. На входкомбинационного сумматора 53 посту-.пают коды от элементов ИЛИ 22 илирегистра 6 суммы в зависимости отуправляющих сигналов с элемента И12 и блока 3 управления. Запись результата сложения в регистр 54 памяти осуществляется по заднему фронтууправляющих импульсов от блока 3 управления и элемента И 12, По сигналуот блока 3 управления, поступающемуна третий вход сумматора 2, происходит обнуление регистра 54 памяти,Устройство работает следующим образом.По сигналу нПускн в реверсивныйсчетчик 9 записывается код числа осредняемых отсчетов И , кратного степени два, соответствующий наиболеевероятному интервалу интегрирования,определяемому априорно по разбросудисперсии флуктуационной помехи (1),.55В блоке 8 управления распределительимпульсов устанавливается в состояние, соответствующее последнему такту цикла его работы. После окончания 1 8переходного процесса (одного цикла работы распределителя импульсон) в счетчик 9 записывается код числа 11, в счетчик 10 и счетчик 11 сднигон записывается дополнительный код числа 1+1 причем 11 равно 11, или 2 Б, или3/1/2 И , н счетчик 27 записывается дополнительный код числа (+2), а триггер 28 устанавливается в начальное состояние. Переходный процесс длительностью И 1 +Т, где Т - время цикла работы распредели- Цтеля импульсов, необходим для заполнения регистра 13 после включения устройства, При этом для того, чтобы переходный процесс укладывался в один цикл работы распределителя импульсов, необходимо условие И,7 К. Затем производится Б.-кратное преобразование входного сигнала 11+1(1) в преобразователе 1 по сигналам с блока 3 управления через элемент И 12,на второй вход которого поступает разрешающий потенциал со счетчика 1 О, задающего число преобразований, При этом может использоваться любой тип ПНК 1, Полученный в результате однократного преобразования код в ПНК 1 импульсом конца преобразования записывается в сдвигающий регистр 13 (в его крайние и разрядов).По переднему фронту импульса запуска ПНК 1, снимаемого с элемента И 12, пРоисходит установка дополнительного кода числа и в счетчик 16 сдвигов. По заднему фронту импульса запуска ПНК 1 триггер 15 устанавливается в состояние "1" и разрешает через счетчик 16 прохождение импульсов с блока 3 управления на шину Сдвиг влево" (Сдвиг вправо") в регистр 13. Подсчет сднигающих импульсов выполняется в счетчике 16, и при прохождении импульсов он возвращает триг. гер 15 в исходное состояние "О", Триггер 15 запрещает поступление импульсов с блока 3 управления в регистр 13. Период сдвигающих импульсов Т, выбирается из условия Т 1 п -з)п, где С- длительность импульса запуска ПНК 1. Информация в регистре 13 оказывается сдвинутой влево (вправо) на п разрядов. Так как измеряемый сигнал постоянен на двух сравниваемых интервалах цифрового интегрирования, то изменение выходного кода ПНК 1 на этих интервалахвозможно лишь за счет действия флуктуационных и импульсных помех.С помощью элементов 14 логического порога выполняется поразрядная обработка информации, записанной в 1, 1+п1+2 Кп разрядах регистра 13. Элементами 14 устраняется действие импульсной помехи (ИП) высокого уровня и отличие кодов ПНК 1 на сравниваемых интервалах определяется действием ФП, Код с выхода элемен. тов 4 поступает в цифровой компаратор 18, где сравнивается с кодом максимального значения ФП.Если хотя бы один из обрабатываеемых элементами 14 отсчетов сигнала искажен ИП высокого уровня и измеряемый сигнал превышает возможный уровень ФП, то выходной код элементов 14 больше кода максимального значения ФП и компаратор 18 выдает сигнал логического 0. Этот сигнал инвертируется элементом НЕ 19, проходит через элемент ИЛИ 24 и разрешает выдачу выходного кода элементов 14 в сумматор-осреднитель 2 через элементы И 20 и ИЛИ 22.Если в текущий момент ИП отсутствует, то компаратор 18 выдает сигнал логической "1", который поступает на элемент И 23. Уровень измеряемого сигнала определяется с помощью блока 25, Наличие или отсутствие ИП высокого уровня в обрабатываемых отсчетах определяется с. помощью компаратора 26, где выходной код ПНК 1 сравнивается с кодом максимального значения ФП. Если выходной код ПНК 1 не превышает сравниваемого кода, то компаратора 26 выдает на элемент И 29 сигнал логической "1". Счетчик 27 выполняет поцсчет импульсов запуска ПНК 1 с начала каждого цикла работы устройства и разрешает прохождение сигналов через элемент И 29 только в течение первых (1 с+1)преобразований. После прохождения (К+2) импульсов запуска ПНК 1 счетчик 27 обнуляется. В этом состоянии он не выполняет подсчет импульсов запуска. Если на элемент И 29 с блоков 26 и 27 поступают сигналы логической 1 то импульс КП проходит через элемент И 29, и по заднему фронту импульса триггер 28 устанавливается в состояние "1". С его единичного выхода через элемент ИЛИ 24 снимается сигнал, разрешаю-.50 55 1 О 15 20 25 30 35 40 45 щий вьдачу выходного кода элементов 14 в сумматор-осредпитель 2 через элементы И 20 и И 1 И 22. Б начальном состоянии триггер 28 разрешает прохождение сигналов через элемент И 23 с компаратора 18.Таким образом, если выходной код ПНК 1 больше максимального значения ФП, ИП отсутствует и выходной кодэлементов 14 не больше максимального значения ФП, то в сумматор-осреднитель 2 через элементы И 21 и ИЛИ22 поступает выходной код ПНК 1.Коды, поступающие в сумматор-осреднитель 2 с элементов ИЛИ 22, суммируются с его содержимым по импульсамзапуска ПНК 1. После И .-кратногопреобразования счетчик 10 вьдает сигнал в блок 3 управления, по которому начинает работать распределительимпульсов (РИ) блока 3 управления.На первом такте работы РИ код суммыиз сумматора-осреднителя 2 считывается в регистр 6 суммы и регистр 5результата. На втором такте РИ происходит установка содержимого сумматора-осреднителя 2 равным нулю, установка в счетчиках 10 и 11 дополнительного кода числа И. установка в счетчике 27Эдополнительного кода числа (1+2), установка триггера 28, при этом распределитель импульсов блока 3 управле ния временно прекращает свою работу. Затем производится новое И -кратное преобразование в ПНК 1, логическая . обработка выходных кодов ПНК 1 в элементах 14 и суммирование кодов в сумматоре 2, После И преобразований счетчик 10 вьдает сигнал в блок 3 управления, разрешая работу распределителя импульсов.На третьем такте работы распределителя импульсо из содержимого сумматора 2 вычитается код, записанный в регистр 6, разность кодов, равная с учетом знака переписывается в регистр 4 ошибки на четвертом тактеработы распределителя импульсов. Напятом такте работы РИ из БУ 3 нашину "Сдвиг вправо" регистра 5 результата и регистра 4 ошибки черезсчетчик 11 сдвигов поступают импуль 1343551 12где М =Б,+ОБ,+1д 2/Б. -д,0-- (Е/Б 1-а 0г 12/ 1 1 30 Если3 г( 1 2 ф-35 сы. Подсчет сднигающих импульсов выполняется в счетчике 1, и при прохождении Ы импульсов счетчик 11 запрещает их поступление в регист 5 ры 5 и 4, Осредненный результат из регистра 5 выдается на считывание, а иэ регистра 4 разность 7/М срав 3 нивается в цифровых компараторах 8 и 7 с допустимым уровнем погрешности от помех Д 7,. Выходы цифровых компараторов управляют прибавлением или вычитанием величины приращения числа осредняемых отсчетов иэ кода реверсивного счетчика 9 и выдачей с элемента И 17 сигнала, разрешающего считывание кода результата Х с регистра 5.Таким образом, изменение интервала интегрирования, определяемого кодом счетчика 9 на -м шаге поиска, осуществляется на шестом такте работы распределителя импульсов блока 3 управления в соответствии с итерационной формулой25 то на шестом такте работы распределителя импульсов с выхода элемента И 17 снимается сигнал, разрешающий считывание кода с регистра 5. 40На.седьмом такте работы распределителя импульсов происходит запись дополнительного кода числа осредняемых отсчетов из счетчика 9 в счетчик 10 и счетчик 11 сдвигов, обнуле ние сумматора-осреднителя 2, запись в счетчик 27 дополнительного кода числа (К+2) и начальная установка триггера 28. Счетчик 10 выдает сигнал в блок 3 управления и запрещает 50 работу распределителя импульсов. Устройство оказывается подготовленным для следующего цикла работы,После нескольких шагов поиска (не скольких описанных циклов) в реверсивном счетчике 9 устанавливается некоторое значение И соответству 1 Фющее значению допустимой погрешности л; с заданной доверительной вероятностьи р, причем воздействие импульсных помех на погрешность преобразования исключается во всем динамическом диапазоне преобразователя напряжение-код.В предлагаемом устройстве по сравнению с известным погрешность преобразования уменьшена на величину ЕИк(в)И.где В - значение выходного кода ПНК 1 при действии импульсной помехи, если число К отсчетов сигнала, искаженных И 11, на первом иэ двух сравниваемых интервалов цифрового интегрирования равно числу отсчетов сигнала, искаженных ИП, на втором интервале интегрирования. Формула изобретения 1, Устройство аналого-цифрового преобразования, содержащее, преобразователь напряжение-код, первый вход которого является шиной входного сигнала, второй вход объединен с первыми входами сумматора-осреднителя, триггера и первого счетчика сдвигов и соединен с выходом первого элемента И, первая группа выходов с первыми входами сдвигающего регистра соответственно, а второй выходс вторым входом сдвигающего регистра, третий вход которого соединен с первым выходом первого счетчика сдвигов второй выход которого соединен с вторым входом триггера, выход которого соединен с первым входом первого счетчика сдвигов, второй вход которого соединен с первым выходом блока управления, первый вход которого сое. динен с первым выходом счетчика, а второй вход является шиной "Пуск" и объединен с первым управляющим входом реверсивного счетчика, второй управляющий вход которого объединен с первым входом второго элемента И и подключен к второму выходу блока управления, третий выход которого соединен с вторым входом сумматораосреднителя, выходы которого соединены соответственно с первыми входами регистра результата, регистра ошибки и регистра суммы, второй вход которого объединен с вторым входом регистра результата и соединен с чет" вертым выходом блока управления, а выход подключен к третьему входу5 10 15 20 25 30 35 40 45 сумматора-осреднителя, выход регистра ошибки соединен с входами первого и второго цифровых компараторов, первые выходы которых соединены соответственно с вторым и третьим входами второго элемента И, а вторые выходы - соответственно с шинами Сло жение и Вычитание" реверсивного счетчика, выход которого соединен с первым входом счетчика и первым входом второго счетчика сдвигов, второй вход которого объединен с вторым входом счетчика и четвертым входом сумматора-осреднителя и соединен с пятым выходом блока управления, а выход - с вторым входом регистра ошибки и третьим входом регистра результата, четвертый вход которого соединен с выходом второго элемента И, шестой выход блока управления соединен с третьим входом счетчика и первым входом первого элемента И, второй вход которого соединен с вторым выходом счетчика, седьмой выход блока управления соединен с третьим входом второго счетчика сдвигов, а восьмой выход - с третьим входом регистра ошибки, о т л и ч а ю щ е е с я тем, что, с целью расширения динамического диапазона измеряемого сигнала, в него введены элементы логического порога по числу разрядов выходного кода преобразователя напряжение-код, первая и вторая группы элементов И и группа элементов ИЛИ по числу элементов в группах, равному числу разрядов выходного кода преобразователя напряжение-код, третий цифровой компаратор, элемент НЕ, элемент ИЛИ, третий элемент И и блок определения уровня сигнала, .первая группа входов которого соединена с первой группой выходов преобразователя напряжение-код, второй вход - с вторым выходом преобразователя напряжение-код, третий вход - с выходом первого элемента И, а четвертый входс пятым выходом блока управления,выходы элементов логического порога соединены с первыми входами соответствующих элементов И первой группы ивходами третьего цифрового компаратора, выход которого соединен с входомэлемента НЕ и первым входом третьегоэлемента И, второй вход которого соединен с первым выходом блока определения уровня сигнала, а выход - спервыми входами элементов И второйгруппы, вторые входы которых соединены с соответствующими выходами сдвигаюшего регистра, все выходы которого соединены с соответствующими входами элементов логического порога,выход элемента НЕ соединен с первымвходом элемента ИЛИ, второй вход которого соединен с вторым выходом блока определения уровня сигнала, авыход - с вторыми входами элементовИ первой группы, выходы которых соединены соответственно с первыми входами элементов ИЛИ группы, вторыевходы которых соединены с выходамисоответствующих элементов И второйгруппы, а выходы - с пятой группой входов сумматора-осреднителя. 2. Устройство по и, 1, о т л и - ч а ю щ е е с я тем, что блок определения уровня сигнала выполнен на цифровом компараторе, счетчике, триггере и элементе И, первый вход которого является вторым входом блока определения уровня сигнала, второй вход соединен с выходом цифрового компаратора, вход которого является первой группой входов блока, третьим входом которого является первый вход счетчика, четвертым входом являются первый вход триггера и второй вход счетчика, выход которого соединен с третьим входом элемента И, выход которого соединен с вторым входом триггера,. первый и второй выходы которого являются соответ ственно первым и вторым выходами блока определения уровня сигнала,
СмотретьЗаявка
4055708, 14.04.1986
ЛЕНИНГРАДСКИЙ ЭЛЕКТРОТЕХНИЧЕСКИЙ ИНСТИТУТ ИМ. В. И. УЛЬЯНОВА
СМАЖЕВСКИЙ АЛЕКСАНДР ИВАНОВИЧ, ЧЕРНЯВСКИЙ ЕВГЕНИЙ АЛЕКСАНДРОВИЧ
МПК / Метки
МПК: H03M 1/12
Метки: аналого-цифрового, преобразования
Опубликовано: 07.10.1987
Код ссылки
<a href="https://patents.su/11-1343551-ustrojjstvo-analogo-cifrovogo-preobrazovaniya.html" target="_blank" rel="follow" title="База патентов СССР">Устройство аналого-цифрового преобразования</a>
Предыдущий патент: Логический элемент
Следующий патент: Преобразователь двоичного кода в троичный код 1, о, 1
Случайный патент: Способ возведения гидротехнических сооружений типа причалов