Вычислительное устройство

Союз СоветскихСоциалистическихРеспублик ВТРР СКОМУ СВИДЕТЕЛЬСТВУ(72) Авторы изобретен В. А,И, Л. Медведепроблем управления Ордена Ленина нн 71) Заявит 4) ЛИТЕЛЬНОЕ УСТРОЙСТВО нИзобретение относится к вычислительнойтехнике и может найти применение в вычислительных машинах любого назначения,Известно вычислительное устройство, построенное по блочному принципу и выполняющее независимо и параллельно арифметическиеоперации над числами с фиксированной запятойи с плавающей запятой. 111.Недостатки известного устройства - большой объем аппаратурных затрат, повышениемощности потребления и малый коэффициентиспользования аппаратуры.Наиболее близким к предлагаемому является вычислительное устройство, содержащее умножитель сумматор, устройство управления ирегистры 121,Недостаток указанного устройства состоит вузких функционалыпах возможностях, заключающихся в отсутствии эффективной обработкичисел двойного формата, чисел с плавающейзапятой и некоторых сложных операторов, чтоие позволяет использовать данное устройствов вычислительных машинах, требующих обработки больших массивов информации; Цель изобретения - повышение гибкостии эффективности работы устройства.Поставленная цель достигается тем,. что ввычийтительное устройство, содержащее пять регистров, умножитель, два сумматора, блоканализа знаков, блок нормализации, блок пере.носа, блок выравнивания порядков, блок уп.равления, причем выходы блока управления с первого по пятый соединены с управляющдми входами блока выравнивания порядков, блока Опереноса, блока нормализации и сумматоров, первый вход блока управления соединен с выходом блока анализа знаков, первый информационный вход которого соединен с первым выходом первого регистра, второй выход ко ф торого соединен с первым информационнымвходом умножителя, второй информационный вход которого соединен с выходом второго регистра, выход блока переноса соединен с первым информационным входом первого сумматора, первый выход которого соединен с первым информационным входом блока переноса, второй выход первого сумматора соедине с первой выходной шиной устройства, вторая885994 Составитель В, Березкин Техред А.Бабннец орректор Г, Решетник дактор И. Михеев Заказ 10544/7 Подписное Патент", г. Ужгород, ул. Проектная, 4 филиал 0 Тираж 748ВНИИПИ Государственного комитета СССРйо делам изобретений и открытий113035, Москва, Ж.35, Раушская наб., д. 455 О выходная шина устройства соединена с выходом второго сумматора и с информационным входом третьего регистра, выход которого соеди. нен с информационным входом блока выравнивания порядков, первые информационные входы первого и четвертого, второго и пятого регист. ров соединены соответственно с первой и вто. рой входными шинами устройства, введены четыре регистра и семь коммутаторов, причем первый и второй выходы умножителя соединены соответственно с первыми информационными входами шестого и седьмого регистров, первый выход шестого регистра соединен со вто. рым информационным входом седьмого ре. гистра, выход которого и второй выход шесто.го регистра соединены соответственно с первым и вторым информационными входами первого коммутатора и со вторым и третьим информационными входами блока переноса, третий ин. формационный вход первого коммутатора сое. динен с выходом восьмого регистра, первыми информационными входами второго и третьего коммутаторов и со вторым информационным входом блока анализа знаков, третий информационный вход которого соединен со вторым ; информационным входом второго коммутатора, вторым информационным входом второго регистра, выходом девятого регистра и со вторым информационным входом третьего коммутаторе/ выход которого соединен с первым информз. ционным входом блока нормализации, первый выход которого соединен с первым управляю, щим входом четвертого коммутатора, Первый информационный вход которого соединен с первой входной шиной устройства, второй информационный вход четвертого коммутатора соединен с выходом второго регистра, четвер.тым информационным входом первого коммутатора и первым информацИонным входом пятого коммутатора, второй информационный вход которого соединен со вторым выходом первого регистра и с третьим информационным входом четвертого коммутатора, пятый вход которого соединен с выходом третьего коммутатора, третий и четвертый информационные входы которого соединены соответственно с третьей и четвертой входными ппщами устрой. ства, третий информационный вход пятого коммутатора соединен с третьей входной шиной устройства, выходы первого и четвертого коммутаторов соединены соответственно со вторым и третьим информзционными входами первого сумматора, второй выход которого соединен с первыми информационными входами восьмо.го и девятого регистров, вторые информационные входы которых соединены с пятой вход. ной шиной устройства, выход блока выравнивания порядков соединен со вторым входом блока управления и с первыми управляющими 15 20 25 30 35 40 45 50 55 входами второго и пятого коммутаторов, с пер.вым управляющим входом первого коммута.тора и вторым управляющим входом четверто.го коммутатора, выход пятого коммутаторасоединен с пятым информационным входомпервого коммутатора, второй выход блоканормализации соединен со вторым управляющимвходом первого коммутатора и с первым информационным входом шестого коммутатора,второй информационный вход которого соединен с выходом пятого регистра и с первым информационным входом седьмого коммутатора, второй информационный вход которого соединен с выходом четвертого регистра, третьи информа. ционные входы шестого и седьмого коммутаторов соединены с выходом третьего регистра, информационные входы второго сумматора соединены с выходами шестого и седьмого коммутаторов, шестой информационный вход четвертого коммутатора соединен с выходом блока переноса, четвертый информационный вход пятого коммутатора соединен с шестой входной шиной устройства, седьмая входная шина устройства соединена со вторым информационным входом первого регистра, управляющий вход блока анализа знаков соединен с шестым выходом блока управления, управляющие входы первого, второго, третьего, четвертого, пятого, восьмого и девятого регистров соединены с седьмым выходом блока упрзвления, восьмой выход которого соединен с уп. равляющими входами шестого и седьмого ком, мутаторов, управляющий вход умножителя сое. динен с девятым выходом блока управления, десятый выход; которого соединен с первым управляющим входом шестого регистра и управляющим входом седьмого регистра, второй управляющий вход шестого регистра соединен с одиннадцатым выходом блока управления, двенадцатый выход которого соединен с управляющим входом третьего коммутатора, третьи управляющие входы первого и четвертого коммутаторов и вторые управляющие входы вто. рого и третьего коммутаторов соединены с тринадцатым выходом блока управления.Кроме того, блок управления содержит память микрокоманд, регистр микрокоманд, счетчик, генератор импульсов, дешифратор, группы элементов И, триггер, группы регистров группы элементов ИЛИ, регистры, первый, второй, третий и четвертый элементы И, причем выход памяти микрокоманд соединен с инфор.мационным входом регистра микрокоманд, уп. рзвляющий вход которого соединен с первым выходом генератора импульсов, второй выход которого соединен с первым управляющим входом счетчикавторой управляющий вход кото.рого соединен с первым выходом регистра мик. рокоманд, второй выход которого соединен с5 88 первым информационным входом счетчика, второй информационный вход которого соединен с первым выходом первого регистра, информационный вход которого соединен с управляющи входом памяти микрокоманд и с выходом счет. чика, третий управляющий вход которого соединен со вторым выходом первого регистра и с первыми входами элементов ИЛИ первой груп. пы, вторые входы которых соединены с выходами регистров первой группы, информационные входы которых саединеньд с первым выходом дешифратора, второй выход которого соединен с первыми входами элементов И первой группы, вторые входы которых соединены с третьим выходом генератора импульсов, четвертый выход которого соединен с первыми информационными входами элементов И второй группы, вторые входы которых соединены с третьим выходом дешифратора, четвертый вьдход которого соединен с информационным входом второго регистра, пятый выход дешифратора соединен с информационными входами регистров второй группы, выходы которых соединены с первыми входами элементов ИЛИ второй группы, вторые входы которых соедине. ны с первыми входами элементов ИЛИ третьей группы, с первым входом блока и с информа. ционным входом триггера, управляющий вход которого соединен с пятым выходом генератора импульсов, шестой выход которого соединен с первыми входами первого, второгр, третьего и четвертого элементов И, вторые входы которых соединены соответственно с шестым, седьмым, восьмым и девятым выходами дешифратора, десятый одиннадцатый и двенаддатый выходы которого соединены.с информационными входами регистров третьей, четвертой и пятой групп, вход дешифратора соединен с третьим выходом регистра микрокоманд, второй вход блока соединен с третьим информациои - ным входом счетчика, выходы регистров третьей группы соединены со вторыми входами элементов ИЛИ третьей группы, выходы первого, второго, третьего и четвертого элементов И соединены соответственно с шестым, первым, третьим и вторым выходами блока, выходы элементов ИЛИ первой, второй и третьей групп соединены с четвертым, пятым и тринадцатым выходами блока соответственно, выходы эле. ментов И первой и второй групп соединены с двенадцатым и седьмым выходами блока соот ветственно, выходы регистров второй, четвертой и пятой групп соединены с десятым, девятым и восьмым выходами блока соответственно, выход триггера соединен с одиннадцатьдм выходом блока. На фиг. 1 представлена схема вычислительного устройства; на фиг. 2 - схема блока управления. 5994е3гвЪЬ30340прерывания последняя микрокоманда этой прод6Устройство содержит блокуправления,блок 2 выравнивания порядков, блок 3 анализаэнаков, регистры 4 - 12, умножитель 13., комму.таторы 14 - 20, сумматоры 21 и 22, блок 23переноса, блок 24 нормализации, входные шины25 - 31, выходньде шины 32 и 33, Блок 1 управления содержит память 34 микрокоманц, ре.гистр 35 микрокоманд, счетчик 36, генератор37 импульсов, деапдфратор 38, группы элементов И.и 40; триггер 41, группы регистров42 - 46, группьд элементов ИЛИ 47 - 49, регистрры 50 и 51, элементы И 52 - 55, входы 56 и57, выходы 58 - 70.Числа с плавающей запятой представлены(и - 4)-разрядной мантиссой со знаком в стар .шем разряде и 4-разрядным шестнадцатиричнымпорядком,Устройство работает следующим образом.Память 34 микрокоманд, предназначенная,для хранения микрокоманд, с помощью которых выполняется реализация арифметическихи логических операций, управляется через счетчик 36 тактовыми сигналами с генератора 37.Последовательность считьдвания микрокомандосуществляется счетчиком 36, очередной адреспамяти 34 микрокоманд в котором формируется путем увеличения на "1" предыдущего ад.реса эа счет очередного тактового импульса сгенератора 37, Адресация памддти 34 можетбыть и произвольной. Это достигается подклю.чением одного иэ выходов регистра 35 ко входу счетчика 36,При обработке чисел с плавающей запятойв случае обнуления разности порядков илипереполнения разрядной сетки блоком 2 вы.равнивання порядков формируется информация,по которой происходит останов выполнениятекущей микропрограммы и запись в счетчик 36адреса, который вызывает из памяти 34 программу обработки данного прерывании, Одновремен.но в регистр 51 с выхода счетчика 36 поступает адрес последующей микрокоманды прерванной программы. После обработки программы раммы вызывает запись содержимого регистра51 в счетчик 36, в результате чего прерваннаяпрограмма возобновляет работу. Считанная микрокоманда с памяти 34 поступает в регистр 35, в котором запись осущест. вляется по тактовому сигналу с генератора 37. Этот регистр хранит текущее значение всех зон или полей микрокоманды, С выхода регистра 35 микрокоманда поступает на вход дешифра. тора 38, который вырабатывает сигналыуправлеиия и коды настройки блоков предлагаемого ч устроиства. Для управления регистрами 4 - 7 и 10 - 12,которые работают только в режиме записи, прщназначена группа элементов И 39, на каждьдй885994 Настройка сумматоров 21 и 22 на выполне.ние арифметических и логических функций выполняется микрокомандно, и с выходов дешифратора 38 в группы регистров 44 и 45 заносят.ся коды настройки, которые через элементыИЛИ 47 и 48 поступают на шины настройкисумматоров 21 и 22. На вторые входы элементов ИЛИ 47 и 48 со входов 57 и 56 поступа.ют коды, сформированные, соответственно, вблоках 3 и 24 при выполнении операций деления и нормализации.Управление умножителем 13 осуществляетсячерез группу регистров 46; в которую заносится значение кодов настройки и управляющихшин с соответствующего выхода дешифратора38, Для управления блоками 2, 3 и 24 предназначены три ключа, построенные на элементахИ 52, 53 и 54, первые входы которых подключены к соответствующим выходам дешифратора 38, а вторые - к выходу генератора 37,Выходы элементов И 52, 53 и 54 подключенык управляющим входам блоков 2, 3 и 24соответственно. Запись информации в группырегистров 42 - 46 осуществляется постоянноза счет жесткого включения их шии записина потенциал разрешения записи,45 50 55 из первых входов которых поступает сигнал ссоответствующего выхода дешифратора 38, ана вторые входы элементов И 39 поступаютсоответствующие тактовые сигналы с генерато.ра 37. Выход каждого элемента И этой группыподключен ко входу записи соответствующегорегистра 4 - 7 и О - 12. Регистры 8 и 9 построены на сдвиговых регистрах, имеющих четырережима работы. Поэтому помимо тактирующихсигналов на них поступает код режима их работы с регистра 50, который по шине записивключен постояннаГруппа элементов И 40 управляет шинаминастройки коммутаторов 14 - 20. На первые вхо.ды элементов И 40 поступают разрешающиесигналы с генератора 37, а вторые входы подключены к выходу дешифратора 38, Для коммутаторов 14 и 15 коды настройки записываются в группу регистров 42 с дешифратора 38и далее - непосредственно на шины настройкиэтих коммутаторов. Коды настройки коммута.торов 16 - 19, помимо кодов, поступающихсоответственно с выходов блоков 2 и 24,формируются в дешифраторе 38 с последующей записью в группу регистров 43 и далее -через группу элементов ИЛИ 49 непосредствен.но на шины настройки коммутаторов 16 - 19,Вторые входы элементов ИЛИ. 49 подключены ко входу 56, по которому поступаютсформированные в блоке 3 во время операцииделения коды настройки коммутатора 20 исумматора 21,5 10 15 20 25 Зо 35 40 8Элемент И 55 предназначен для подачи вблок 23 переноса лри соответствующих операциях уровня , Рассмотрим несколько ос.новных операций.1. Сложение одноформатных чисел с фиксированной запятой.По шинам 25 и 26 на входы регистров 4и 5 поступают исходные числа блока 1 управления, осуществляется настройка коммутаторов17, 18, и 19 на прямую передачу числа и на.стройка сумматора 21 на функцию сложения,Результат может быть, записан или в одиниз регистров 11 и 12, или же выдан на выходпо шине 32.То же самое, но только для входныхшин 26 и 27.По шинам 29 (30) и 31 через коммутаторы16, 18 и 17, 19 осуществляется прямая переда.ча кодов чисел на соответствующие входы сумматора 21, Результат также может быть записанили в один из регистров 11 или 12, или выданна выход.2, В режиме накапливающего сложениярезультат записывается в один из регистров 11или 12 и считывается с них поочередно черезкоммутаторы 18 или 19 на вход сумматора 21;на другой вход которого поступает число срегистра 4 или 5,3, В режиме вычжания, когда необходимовычесть число регистра 5 из числа регистра 4,сумматор 21 настраивается на режим вычитания, коммутатора 18 - на передачу кода регистра 4, а коммутатор 19 - на передачу кодарегистра 5. Если же необходимо вычесть кодрегистра 4 из кода регистра 5, то коммутатор18 передает код регистра 5, а коммутаторы 17и 19 передают код регистра 4. Накапливающеевычитание осуществляется с помощью регистров11 и 12, так же, как и для накапливающегосложения.4, В режиме сложения двух чисел с фиксированной запятой двойного формата в регист ры 4 и 5 сначала записываются младшие части чисел, Полученный при этом перенос с выхода сумматора 21 поступает на один из входов блока 23 переноса, откуда считывается во втором такте, когда начинается обработка старших частей чисел с регистров 4 и 5. За два такта можно выполнить сложение чисел, по.ступивших на входы сумматора 21 с входных шин 29, 30 и 31.Операция вычитания чисел двойного форма. та выполняется точно так же, как и для сложе. ния, только в этом случае сумматор 21 настраивается устройством управления на операцию вычита. ния,5. Умножение двух чисел осуществляется с помощью умщожителя 13, на входы которого поступают исходные числа с регистров 4 и 5, а результат умножения записывается в регистры885994 98 и 9. Причем, поскольку время умноженияравно двум тактам сложения, то можно осуществить совмещение операций умножения и записив регистры 4 и 5 новых чисел, При необходи 4мости получения результата двойного формата весьрезультат поочередно считывается с регистров 8 и 9на выход 32 через коммутатор. 19 и сумматор21, который настроен на прямую передачу кодапо данному входу. Если необходимо иметь од.ноформатный результат, то старшая часть егосчитывается с регистра 8 через коммутатор 19на вход сумматора 21, на вход переноса которого поступает значение переноса, сформирован.ного в блоке 23 старшим разрядом кода регистра 9 и "1" округления, поступившей с блока 1 управления,6, Рассмотренные выше режимы сложенияи умножения одноформатных чисел составляютоснову умножения двух двуформатных чисел.Пусть в регистре 4 записывается код множителя, а в регистре 5 - код множимого ипусть в этих регистрах записаны соответственномладшие части чисел, Тогда в течение двухтактов выполняется первый циклумножения,В конце второго такта на регистр 4 поступаеткод старшей части множителя и осуществляется запись первого результата умножения в ре.гистры 8 и 9,На третьем и четвертом тактах выполняетсявторой цикл умножения. В течение третьеготакта код регистра 9 через коммутатор 19 иосумматор 21 считывается на выходную шину32. В четвертом такте осуществляется записькода регистра 8 через коммутатор 19 и сумматор 21 в регистр 12 и запись в регистры4 и 5, соответственно, младшей и старшей час 35ти множителя и множимого, В конце четвертого такта результат второго умножения записывается в регистры 8 и 9,40В пятом и шестом тактах выполняется тре.тий цикл умножения, В пятом такте выполняется сложение в сумматоре 21 кода регистра 12 с кодом регистра 9. При этом код регистра 12 поступает на вход сумматора через коммутаторы 16 и 18, а код регистра 9 - через комму. татор 19, Результат сложения записывается в регйстр 11. На шестом такте выполняется сложение кода регистра 8, поступающего на вход сумматора через коммутатор 19, с переносом, полученным от предыдущего сложения и записанным в блоке 23, В этом же такте выполю- .ется запись в регистр 4 старшей части множи 1 теля и в конце такта запись результата третьего умножения в регистры 8 и 9. Результат сложения шестого такта записывается в регистр 12. На седь-, 55 мом и восьмом тактах выполняется четвертый цикл умножения, При этом перенос от шестого такта записывается в блок 23; 10На седьмом такте выполняется сложениекода регистра 12 через коммутаторы 16 и 18с кодом регистра 9. Результат сложения записывается на выход по шине 32, а перенос поступает в блок 23. На восьмом такте выполняетсясложение предыдущего переноса, кода регистра8 через коммутатор 19 с кодом регистра 11через коммутаторы 16 и 18 и записью результата сложения в регистр 12, а переноса - вблок 23. Таким образом, в блоке 23 хранятся значения двух однозначных переносов:один - с шестого такта и второй - с восьмого такта. У блоке 23 переноса эти два значения складываются и образуют двухразрядныйперенос,В этом же такте (восьмом) может осуществляться запись в регистры 4 и 5 новых значений младших частей других чисел, что чащевсего и бывает при обработке массива данныхв потоковом режиме, и в конце восьмого такта выполняется запись четвертого результатаумножения в регистры 8 и 9,В девятом такте выполняется сложениекода регистра 12 через коммутаторы 16 и 18с кодом регистра 9, Результат сложения вьщается на выход по шине 32, а перенос поступаетв блок 23, где складывается с двухразряднымкодом переноса от предьщущих сложений.Новое значение переноса является также двух.разрядным, а его максимальное значение можетбыль равно числу три, т. е. "1",В десятом такте выполняется сложение кодарегистра 8 через коммутатор 19 с кодом пеореноса. При этом перенос поступает через коммутатор 18 на вход сдвига на четыре разрядавлево в младшие его разряды, а остальные разряды этого входа настроены на передачу кода,равного "О". В девятом и десятом тактах может осуществляться первый цикл умноженияновых чисел.Таким образом, умножение двух чисел двойного формата требует десять машишых тактов,но с учетом потокового режима обработкиданных время умножения двух чисел равновосьми тактам. Вычисление оператора А Х + В, необходимоепри цифровой обработке сигналов, фильтрациисигналов, решении линейных и дифференциаль.ных уравнений, осуществляется следующимобразом.Коды регистров 4 и 5 перемножаются в умножителе 13, а число В поступает по однойиз шин 29 или 31 через коммутаторы 16 и 18,По такому же принципу осуществляется вычисление сложного оператора типа (,А Х+ В) +Х+ С) Х+ ) ). При этом предыдущий ре,зультат вычисления записывается в регистр 11,а с него - в регистр 5. Число Х поступает нарегистр 4 с шины 25 или 27, 11Операция деления чисел с фиксированной запятой выполняется по классическому алгоритму, когда по анализу знаков определяется очередная цифра частного, а сумматор 21 выполняет или сложение, или вычитание делителяиз остатка, Код остатка записывается поочеред.но в регистры 11 и 12 и снимается с них навход сумматора 21 только через коммутаторы16 и 18, Анализ знаков делителя и остатка выполняется в блоке 3, а настройка сумматорана операции сложения и вычитания выполняется блоком 1 управления, который к тому женастраивает коммутатор 18 на передачу кода со сдвигом влево на один разряд и управля.ет регистрами 8 и 9 в режиме сдвига их вправона один разряд с занесением в них очереднойцифры частного.Обработка чисел с плавающей запятой. Сложение и вычитание одноформатных чисел.В регистрах 4 и 5 записываются мантиссыобрабатываемых чисел, в регистры 6 и 7, соответственно, порядки этих чисел. В сумматоре22 выполняется вычитание порядков, результатоперации записывается в регистр 10, и с негосод разности порядков поступает в блок 2выравнивания порядков. В блоке 2 происходитанализ кода разности порядков, формируютсяв соответствии с ним коды настроек коммутаторов 16 - 19. При этом в зависимости от знака разности порядков коммутатор 17 пропускает на выход или код регистра 4, или кодрегистра 5, То же самое относится и к комму.татору 16, Поскольку порядки чисел являютсяшестнадцатиричными т. е. каждому разрядуразности порядков соответствует сдвиг на четыре разряда, то сдвиг той или иной мантиссыс меньшим порядком выполняется на четыре,восемь или двенадцать разрядов (в случае разрядности чисел, равной шестнадцати). Блок 2выравнивания порядков также выполняет анализ кода разности порядков на случай обнуления мантиссы с меньшим порядком и переполпения и по результату этого анализа подаетсигналы в блок 1 управления, который в соответствии с ним вырабатывает управляющие снг.налы для коммутаторов и сумматора 21.Одновременно с прохождением какой-либомантиссы через коммутаторы 17 и 19 другаямантисса проходит через коммутаторы 16 н 18на вход сумматора 21, Результат сложения(вычитания) фиксируется в одном из регистров 11 или 12,На следующем такте выполняется операциянормализации мантиссы результата, котораяпоступает через коммутатор 20 нз вход блока24, В блоке 24 осуществляется анализ кодамантиссы результата, формируется код настройки коммутатора 18 и в сумматор 22 выдаетсякорректирующий код порядкз результата. В за.859941 40 45 50 55 5 10 15 20 25 30 35 висимости от денормалиэации мантиссы результата сумматор 22 настраивается блоком 24нормализации на операцию сложения корректи.рующего кода с кодом наибольшего порядкаили операцию вычитания. Окончательный реэуль.тат выводится по шинам 32 и 33,, В случае обработки чисел двойного форматаалгоритм обработки порядков остзется как идля одноформатных чисел, а в регистры 4 и -5на первом такте записываются младшие частимантисс с записью результата в один иэ регист.ров 11 или 12. На второмтакте выполняетсязапись в регистры 4 и 5 старших частей мантисс, сдвиг влево старшей мзнтиссы с меньшимпорядком на (т - и) разрядов, где п 1 - разрядность чисел; и - сдвиг мантиссы с меньшимпорядком при операции выравнивания порядков.При этом при сдвиге мантиссы через коммутаторы 16 и 18 старшие ее разряды выходят запределы разрядной сетки, а в сумматор 21 настаршие разряды поступают ее младшие разря.ды, которые складываются с кодом регистра12,Результат сложения записывается в регистр11, На третьем такте выполняется обработкастаршей части мантиссы с меньшим порядком,но она уже сдвигается вправо через коммутаторы 17 и 19 и далее складывается в сумматоре 21 со старшей частью мантиссы с большимпорядком, Настройка коммутатора 18 на сдвигвлево мантиссы во втором такте осуществляется блоком 2.Округление выполняется в первом такте,для чего старший разряд тетрады, котораядолжна выйти за пределы разрядной сеткипри сдвиге вправо, поступает в блок 23, гдескладьвается с "1" округления, поступающейс блока 1 управления. Результат этого сложения постутиет на вход переноса сумматора 21.Операция нормализации мантиссы результата выполняется в два такта. В первом такте старшая часть мантиссы результата с регистра 12 поступает через коммутатор 20 в блок 24, где анализируется, Во втором такте выполняется анзлиз младшей части мантиссы с регистра 11 и по результатам анализа обеих частей формируется код настройки коммутаторов 18 и 19. При этом, если все разряды старшей части мантиссы результата равны "0" или "1", то сдвигается влево только младшая часть.Если жене все разряды, начиная со старших, равны "0" или "1", то в первом такте сдвигается через коммутатор 18 старшзя часть, а младпая часть с регистра 11 через коммутато. ры 19 сдвигается вправо на (т - и) разрядов, где и, - количество разрядов сдвига влево, В сумматоре 21 они складываются и на его выходе получается окончательное зиченне старшей части мантиссы результата. Во втором так5 0 25 вертого коммутатора соединен с выходом вто.рого регистра, четвертым информационным вхо,дом первого коммутатора и первым информа ционным входом пятого коммутатора, второй 35информационный вход которого соединен совторым выходом первого регистра и с третьим информацнониъм входом четвертого коммутатор ра, пятый вход которого соединен с выходом третьего коммутатора, третий и четвертый ю формационные входы которого соединены соответственно с третьей и четвертой входными шинамн устройства, третий информационный вход пятого коммутатора соединен с третьей входной шиной устройства, выходы первого 45и четвертого коммутаторов соединены соответ.ствеино со вторым и третьим информационны.ми входами первого сумматора, второй выход которого соединен с первыми информационнььми вхОдами восьмого и девятого регистров, вторые информационные входы которых соеди.50 иены с пятой входной шиной устройства, выход блока выравнивания порядков соединен со вторым входом блока управления и с первыми управляющими входами второго и пятого коммутаторов, с первым управляющим вхо дом первого коммутатора и вторым управляю.щим входом четвертого коммутатора, выход пятого коммутатора соединен с пятым информационным входом первого коммутатора, вто. те сдвигается младшая часть мантиссы черезкоммутатор 18. В эти же такты, как и дляодноформатных чисел, выполняется окончатель.ная обработка порядка резулътата в сумматоре22,Для операций умножения н деления любогоформата чисел обработка мантисс выполняетсятак же, как н для чисел с фиксированной запятой, а порядки обрабатываются независимо отмантисс, Алгоритм операции нормализации та.кой же, как и для сложения (вычитания) чи.сел,Введение регистров, коммутаторов и новыхконструктивных связей позволяет значительноповысить гибкость и эффективность работыустройства, которое может быть использованов качестве операционного или вычислительногоблока в процессорах многопроцессорной ЭВМ.Дополнительные связи и входные шины позво.ляют более гибко взаимодействовать процессораммежду собой. В предлагаемом устройствеможно выполнять независимо две различныеоперации, например умножение и сложение,умножение и логические операции, умножениеи пересылкй. Применение предлагаемого устройства в качестве операционного блока в процессорах многопроцессорной вычислительнойсистемы ПС - 2000 позволяет увеличить скоростьвычислений в 3 - 4 раза,Формула изобретенияЭ1. Вычислительное устройство, содержащеепять регистров, умножитель, два сумматора,блок анализа знаков, блок нормализации, блокпереноса, блок выравнивания порядков. блокуправления, причем выходы блока управленияс первого по пятый соединены с управляющи.ми входами блока выравнивания порядков,блока переноса, блока нормализации и сумматоров, первый вход блока управления соединенс выходом блока анализа знаков, первый информационный вход которого соединен с первым .выходом первого регистре, второй выход которого соединен с первым информационнымвходом умножителя. второй информационный .вход которого соединен с выходом второгорегистра, выход блока переноса соединен спервым информационным входом первогосумматора, первый выход которого соединен спервым информационным входом блока пере.носа, второй выход первого сумматора соединен с первой выходной шиной устройства,вторая выходная шина устройства соединена свыходом второго сумматора и с информацион.иым входом третьего регистра, выход которо.го соединен с информационным входом блокавыравнивания порядков, первые информацион-:ные входы первого и четвертого, второго и пя.того регистров соединены соответственно спервой и второй входными шинами устройства,о т л и ч а ю щ е е с я тем, что, с цельюповышения гибкости и эффективности работыустройства, в него введены четыре регистра исемь коммутаторов, причем первый и второйвыходы умножителя соединены соответственнос первыми информационными входами шестогон седьмого регистров, первый выход шестогорегистра соединен со вторым информационнымвходом седьмого регистра, выход которого ивторой выход шестого регистра соединены соответственно с первым н вторым информационными входаМи первого коммутатора и со вторым,и третъим информационными входами блокапереноса, третий информационный вход первого коммутатора соединен с выходом восьмого.,регистра, первыми информационными входамивторого и третьего коммутаторов и со вторыминформационным входом блока анализа знаков,третий информационный вход которого соединен со вторым информационным входом второго коммутатора, вторым информационным входом второго регистра, выходом девятого регистра н со вторым информационным входом третьего коммутатора, выход которого соединен с первым информационным входом блока нор. мализации, первый выход которого соединен с первым управляющим входом четверто.го коммутатора, первый информационный входкоторого соединен с первой входной шинойустройства, второй информационный вход чет15 2, Устройство по п. 1, о т л и ч а ю щ ее с я тем, что блок управления содержит память микрокоманд, регистр микрокоманд, счетчик, генератор импульсов, дешифратор,45 группы элементов И, триггер, группы Регистров,группы элементов ИЛИ, регистры, первый второй, третий и четвертый элементы И, при.чем выход памяти микрокоманд соединенс информационным входом регистра микроко манд, управляющий вход которого соединен с первым выходом генератора импульсов, вто.рой выход которого соединен с первым управ ляющим входом счетчика, второй управляющий вход которого соединен с первым выходом регистра микрокоманд. втэрой выход которого соединен с первым информационным входом счетчика, второй информационный вход кото.рого соединен с первым выходом первого рой выход блока нормализации соединен совторым управляющим входом первого комму.татора и с первым информационным входомшестого коммутатора, второй информационныйвход которого соединен с выходом пятого регистра и с первым информационным входомседьмого коммутатора, второй информационный вход которого соединен с выходом четвертого регистра, третьи информационные входышестого и седьмого коммутаторов соединеныс выходом третьего регистра, информационныевходы второго сумматора соединены с выходами шестого и седьмого коммутаторов, шестойинформационный вход четвертого коммутаторасоединен с выходом блока переноса; четвертыйинформационный вход пятого коммутаторасоединен с шестой входной шиной устройства,седьмая входная шина устройства соединенасо вторым информационным входом первогорегистра, управляющий вход блока анализазнаков соединен с шестым выходом блокауправления, управляющие входы первого, второго, третьего, четвертого, пятого, восьмогои девятого регистров соединены с седьмымвыходом блока управления, восьмой выходкоторого соединен с управляющими входамишестого и седьмого коммутаторов, управляю.щий вход умножителя соединен с девятым выходом блока управления, десятый выходкоторого соединен с первым управляющимвходом шестого регистра и управляющимвходом седьмого регистра, второй управляю;щий вход шестого регистра соединен с одиннадцатым выходом блока управления, двенадцатый выход которого соединен с управляющим входом третьего коммутатора,третьи управляющие входы первого и четвертого коммутаторов и вторые управляющиевходы второго и третьего коммутаторов соединены с тринадцатым выходом блока управ.пения. 885994 16регистра, информационный вход которого соединен с управляющим входом памяти мнкрокоманд и с выходом счетчика, третий управляб.щий вход которого соединен со вторым выходом первого регистра и с первыми входамиэлементов ИЛИ первой группы, вторые входыкоторых соединены с выходами регистров пер.вой группы, информационные входы которыхсоединены с первым выходом дешифратора,второй выход которого соединен с первымивходами элементов И первой группы, вторыевходы которых соединены с третьим выходомгенератора импульсов, четвертый выход которого соединен с первыми информационными входами элементов И второй группы, вторые входы которых соединены с третьим выходом дешифратора, четвертый выход которого соединенс информационным входом второго регистра,пятый выход дешифратора соединен с информационными входами регистров второй груп.пы, выходы которых соединены с первыми входами элементов ИЛИ второй группы, вторыевходы которых соединены с первыми входамиэлементов ИЛИ третьей группы, с первым входом блока и с информационным входом тригге.ра, управляющий вход которого соединен спятым выходом генератора импульсов, шестойвыход которого соединен с первыми входамипервого, второго, третьего и четвертого элементов И, вторые входы которых соединенысоответственно с шестым, седьмым, восьмыми девятым выходами дешифратора, десятый,одиннадцатый и двенадцатый выходы которогосоединены с информационными входами ре 35гистров третьей, четвертой и пятой групп входУдешифратора соединен с третьим выходомрегистра микрокоманд, второй вход блока совдюртен с третьим информационным входомсчетчика, выходы регистров третьей группы40соединены со вторыми входами элементовИЛИ третьей группы, выходы первого, второго,третьего и четвертого элементов И соединенысоответственно с шестым, первым, третьими вторым выходами блока, выходы элементовИЛИ первом, второй и третьей групп соединеныс четвертым, пятым и тринадцатым выходамиблока соответственно, выходы элементов Ипервой и второй групп соединены с двенадцатым и седьмым выходами блока соответственно, выходы регистров второй, четвертой и пя.той групп соединены с десятым, девятым ивосьмым выходами блока соответственно, выходтриггера соединен с одиннадцатым выходом блока.Источники информации,принятые во внимание при экспертизе1. Вопросы кибернетики. М., 1976, вып, 20,с. 3-16,2, Ещ 1 пеегпп ЗрвсЮсатоп Мф 18947800,1973, р. 1-67 (прототип),