Процессор ввода-вывода с коррек-цией ошибок

Оп ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУСоюз Советских Социалистических Республик(5)М. Кл. с присоединением заявки Нов Государственный комитет С.СС Р по делам изобретений и открытийДата опубликования описания 2307,81Изобретение относится к вычислительной технике и может быть использовано для создания одно- и мультипроцессорных вычислительных систем.Известны процессоры, в качествекоторых могут служить. машины 3 ВМ/370(модели ЕС, ЕСи др.) 1 .Недостатком данных ЭВМ являетсято, что в них корректируются лишьоднократные ошибки, а двух- и трехкратные ошибки вызывают отказ в ра-.боте вычислительной системы,Наиболее близким к изобретениюявляется процессор ввода-вывода,содержащий блок управления командами,операционный блок, блок управленияоперативной памятью, блок микропрограммного управления и набор каналовввода-вывода, входы и первые выходыкоторых подключены к выходным ивходным информационным шинам, к которым подключены соответственно выходи первый вход операционного блока,первые входы и выходы блока микропрограммного управления, блока управления оперативной памятью и блокауправления командами, вход-выход которого подключен к шинам центрально-го процессора, а второй выход - к запросным шинам, к которым подключены вторые выходы каналов ввода-выводаи второй вход блока микропрограммного управления, второй выход которогоподключен к управляющим шинам, ккоторым также подключен второй входоперационного блока, а вход-выходи второй выход блока управления оперативной памятью подключены к шинамоперативной памяти 23 .Недостатком известного процессораявляется отсутствие коррекции двухи трехкратных ошибок. Следовательно,надежность процессора снижается из-заотсутствия коррекции этих ошибок.Цель изобретения - повышение надежности процессора.Поставленная цель достигаетсятем, что в процессор, содержащий 20 блок формирования, блок управленияоперативной памятью, операционныйблок, блок микропрограммного управления и каналы ввода-вывода, при .этом вход-выход блока управления 25 подключен к шине центрального процессора, запросный выход блока управления подключен к первым выходамканалов ввода-вывода и через шинузапроса соединен с входом запроса З 0 блока микропрограммного управления,в тор В,Бутяг о Заказ б 5 Филиал ППП .Патент, г.ужгоро Проектная 95/64 Тираж 745 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и .открытий113035, Москва, Ж, Раушская наб., д.425 ЗО 35 40 45 50 55 60 65 выход приостанова микропрограммы которого подключен к входу каждого канала ввода-вывода и через выходную информационную шину с адресным входом блока управления, с первым входом операционного блока и адресным входом блока управления оперативной памятью, первый вход-выход которого соединен с шиной оперативной памяти, адресный выход блока управления оперативной памятью подключен к шине оперативной памяти, первый выход блока управления оперативной памятью через входную информационную шину подключен к адресному выходу блока управления, к первому входу операционного блока, к выходу приостанова микропрограммы блока микропрограммного управления и второму выходу каждого канала ввода-вывода, управляющий выход микрокоманд блока микропрограммного управления подключен к второму входу операционного блока, введены блок анализа числа ошибок, блок фиксации ошибок и регистр данных, при этом вход-выход регистра данных подключен к шине оперативной памяти, вход-выход блока фиксации ошибок соединен с шиной оперативной памяти, первый выход блока фиксации ошибок через шину запроса подключен к первому входу регистра данных, первый выход которого через выходную информационную шину подключен к первому входу блока фиксации ошибок, второй выход которого соединен .с вторым выходом регистра данных и через входную информационную шину подключена к первому входу операционного блока, второй вход регистра данных соединен с первым. выходом операционного блока, адресным входом блока управления оперативной памятью и через выходную информационную шину к первому входу блока анализа числа ошибок, второй вход которого через управляющую шину подключен к управляющему выходу блока микропрограммного управления и второму входу блока фиксации ошибок, третий вход которого подключен к информационному выходу блока управления оперативной памятью; третий выход блока фиксации ошибок через шину запроса соединен с запросным входом блока микропрограммного управления, четвертый выход блока фиксации ошибок подключен к первому и второму адресному входам блока микропрограммного управления, третий адресный вход которого подключен к выходу блока анализа.Кроме того, блок фиксации ошибок содержит элементы ИЛИ, триггер запрета, триггер запроса, дешифратор, формирователь синдрома, формирователь контрольных разрядов и регистр, при этом вход формирователя контрольных разрядов является первым входом блока, выход формирователя контрольных разрядов соединен с вхо. дом регистра, вход-выход которого является входом-выходом блока, выход регистра подключен к первому входу формирователя синдрома, второй вход которого является третьим входом блока, выход формирователя синдрома подключен к входу дешифратора,группа выходов которого, кроме первого, подключена к соответствующим входам каждого элемента ИЛИ, при этом первая группа выходов дешифратора является вторым выходом блока, первый выход дешифратора и группа выходов каждого элемента ИЛИ, кроме второго, являются четвертым выходом блока, третьим выходом которого является выход триггера запроса, первый вход которого подключен к выходу второго элемента ИЛИ,первый вход которого подключен к выходу третьего элемента ИЛИ, а второй вход " к выходу четвертого элемента ИЛИ, единичный входтриггера запроса, триггера запретаи объединенные сбросовые входы триггеров являются. группой входов блока,первым выходом которого являетсянулевой выход триггера запрета, выходтриггера запроса является третьимвыходом блока.Кроме того, блок анализа содержиттриггеры, элементы И и НЕ, пороговые,элементы и сумматор по модулю два,при этом вход сумматора по модулюдва объединен с входами пороговыхэлементов и является первым входомблока, выход сумматора по модулюдва подключен к входу первого элемента НЕ и первому входу первого элемента И, выход каждого элемента Иподключен к управляющему входу соответствующего триггера, кроме последнего, синхронизирующие входы которыхобъединены и являются вторым входомблока, выходы триггеров являются выходом блока, выход первого порогового элемента подключен к входу второго элемента НЕ и первому входу второго элемента И, второй вход которого соединен с выходом третьего элемента НЕ, вход которого соединен суправляющим входом последнего триггера и выходом второго пороговогоэлемента, выход второго элемента НЕподключен к первому входу третьегоэлемента И, второй вход которогообъединенс вторым входом первогоэлемента И и подключены к выходувторого элемента НЕ,На фиг,1 представлена структурнаясхема процессора ввода-вывода;. нафиг.2 - структурная схема блока фиксации ошибки; на фиг,З - структурнаясхема блока анализа числа ошибок вслове.Процессор содержит блок 1 управления, операционный блок 2, блок 3управления оперативной памятью, блок4 микропрограммного управления, блок5 фиксации ошибки, блок 6 анализачисла ошибок, регистр 7 данных, каналы 8-10 ввода-вывода, входные 11 ивыходные 12 информационные шины,управляющие 13 и запросные 14 шины,шины 15 запроса на приостановку,шины 16 центрального процессора, шины17 кода числа ошибок-адресный вход,шины 18 типа ошибки-адресный вход,выходные информационные шины 19 регистра данных, выходные информационные шины 20 блока фиксации ошибок,шины 21 запрета записи и шины 22оперативной памяти.Блок 1 управления служит для приема команд из центрального процессора, 15управления обработкой этих команди передачи информации из процессораввода-вывода в центральный процессор. Блок 1 содержит регистр 23 команд, регистр 24 адреса ввода-вывода, дешифратор 25 и триггер 26 концаоперации ввода-вывода, вход которого подключен к входу блока, а выход - к входу-выходу блока, к которому подключены также вход. регистра23 команд и вход-выход регистра 24адреса ввода-вывода, первый выходкоторого соединен с первым выходомблока, второй выход - с первым входом дешифратора 25, а вход - с входомЗ 0блока. Выход регистра 23 подключен квторому входу дешифратора 25, выходкоторого соединен с вторым выходомблока,Операционный блок 2 предназначендля обработки информации, поступающейв процессор ввода-вывода из центрального процессора оперативной памяти иканалов ввода-вывода, и храненияпромежуточных результатов, Блок 2содержит арифметический блок 27 илокальную память 28, первый и второйвходы которой подключены соответственно к второму входу операционногоблока и второму выходу блока 27, авыход которой соединен с третьим 45входом блока 27, первый и второйвходы которого подключены соответственно к первому и второму входамоперационного блока, а первый выходблока 27 - к выходу блока 2, 50Блок 3 управления оперативнойпамятью предназначен для управленияобменом информации между оперативнойпамятью и процессором ввода-вывода,Блок 3 содержит регистр 29 адресаданных оперативной памяти и основнойрегистр 30 данных оперативной памяти,первый и второй выходы которогоподключены соответственно к первомуи третьему выходу блока, а первыйвход и вход-выход основного регистра 60соединены соответственно с первымвходом и входом-выходом блока, первый вход которого заведен также навход регистра 29, выход которогоподключен к второму выходу блока. 65 Блок 4 микропрограммного управления обеспечивает автоматическоефункционирование процессора вводавывода в соответствии с заданнымимикропрограммами. Блок 4 содержитпостоянную память 31, регистр 32 микрокоманды, узел 33 формирования фиксированного адреса микрокоманды,регистр 34 микропрограммных приостановок, регистр 35 адреса постоянной памяти, узел 36 формирования адреса следующей микрокоманды, блок37 управления запросами на приостановку, вход которого подключенк второму входу блока, а выход -к первому входу узла 33, второй входкоторого подключен к четвертому входу блока, а выход - к первому входурегистра 35, второй и третий входыкоторого подключены соответственнок второму выходу регистра 34 и выхо-,ду узла Зф, первый, второй и третийвходы которого подключены соответственно к третьему, пятому входам блока и второму выходу регистра 32,первый выход которого соединен с вторымвыходом блока, а вход - с выходомпостоянной памяти 31, вход которойподключен к второму выходу регистра35, первый выход которого подключенк второму входу регистра 34, первыйвыход которого подключен к первомувыходу блока, а первый вход - к первому входу блока,Блок 5 Фиксации ошибок (фиг,2)предназначен для обнаружения ошибкипри приеме информации из оперативнойпамяти и запуске соответствующеймикропрограммы обработки этой ошибки Блок 5 содержит формирователь 38 синдромов модифицированного кода Хэмминга, дешифратор 39, элементы 40-44 ИЛИ, триггер 45 запроса на приостановку по ошибке, триггер 46 запрета приема информации в .дополнительный регистр 7, регистр 47 контрольных разрядов,формирователь 48 контрольных разрядов модифицированного кода Хэмминга,вход которого подключен к третьему входу блока, а выход - к входу регистра 47, вход-выход которого подключен к входу-выходу блока, а выход к перво-. му входу узла 38, второй вход которого соединен с вторым входом блока, а выход - с входом дешифратора 39, выходы которого подключены к первому и третьему выходам блока, а также к входам элементов 40 - 43 И, выходы которых подключены к третьему выходу блока, а выходы элементов 42 и 43 ИЛИ подключены, кроме того, к первому и второму входам элемента 44 ИЛИ, выход которого заведен на первый вход триггера 45, единичный выход которого подключен к второму выходу блока, а второй и третий входы - к первому входу блока, с которым соединены также первый и второй вхо ды триггера 46, нулевой выход кото-.рого подключен к четвертому выходублока,Блок 6 анализа ошибок в словефиг.3) служит для регистрации количества ошибок в слове в процессевыполнения микропрограммы обработкиошибок и вырабатывает признаки перехода в самой микропрограмме. Блок6 содержит пороговый элемент 49 И,элементы 50-52 НЕ, элементы 53-55 И,триггеры 56-59 определения числаошибок в слове, сумматор 60 по модулю два пороговый элемент 61. И,Увход которого, а также входы узла60 и порогового элемента 4( И подключены к первому входу блока, а выходы их подключены соответственно к 15входам элементов 51, 50. 52 НЕ.Крометого, выходы узла 60 и пороговыхэлементов 61 и 49 И подключены соответственно к первому входу элемента53 И, к первому входу элемента 55 Ии управляющему входу триггера 5(, авыходы элементов 50-52 НЕ соединенысоответственно с первым входом элемента 54 И, вторыми входами элементов 53 .и 54 И, и вторым входом элемента 55 И, выход которого, а такжевыходы элементов 53 и 54 И заведенысоответственно на управляющие входытриггеров 56-58, единичные выходыкоторых, а также единичный выходтриггера 59 подключены к выходу блока, а синхронизирующие входы триггеров подключены к второму входу блока,.Процессор работает следующим образом.Операция ввода-вывода осуществля- З 5ется с помощью канальной программы,состоящей из ряда управляющих словканала. Управляющее слово каналасодержит всю необходимую информациюдля выполнения операции ввода-вывода, 4 ца именно: код операции, адрес данных,счетчик количества передаваемых байтов и специальные флажки, модифицирующие канальную программу. Канальнаяпрограмма хранится в оперативной па 45мяти процессора и, по мере необходимости, очередное управляющее словоканала извлекается из оперативнойпамяти (на фиг.1 не показана) черезшины 22, блок 3 и входные информационные шины 11 и загружается в опера-,ционный блок 2 и адресуемый канал8,107 ввода-вывода.Дальнейшее управление операциейввода-вывода осуществляется под управлением этого управляющего слова55канала, которое назыь-ется текущим.Первое управляющее слово канала канальной программы извлекается из оперативной памяти по инициативе центрального процессора на фиг.1 не 60показан ), который выдает специальнуюкоманду, поступающую в блок 1 черезшины 16 центрального процессора исодержащую адрес канала и адрес внешнего устройства, для которогодолжна 65 быть начата операция ввода-вывода,Купреса канала и внешнего устройствазагружаются в регистр 24, а код команды - в регистр 23, В блоке 1 принятая команда дешифрируется дешифратором 25, и сигнал запроса на выполнение этой команды поступает в блок37 через запросные шины 14, Блок 37в каждом машинном такте анализируетзапросы на приостановку, поступающиеиз блока 1, из каналов 8-10 ввода-вы.вода и блока 5,Если в данный момент процессорввода-вывода находится в режиме ожидания или выполняется менее приоритетная микропрограмма по сравнению сзапросом на обслуживание команды центрального процессора, по сигналузапроса на приостановку, поступающего из блока 1 через запросные шины14, выполнение текущей микропрограммыприостанавливается, адрес следующеймикрокоманды прерванной микропрограммы заносится в регистр 34, а в регистр 35 через блоки 37 и 33 заносится начальный. адрес микропрограммыобслуживания команды центральногопроцессора, Так как запрос на обслуживание команды процессора не являетсясамым приоритетным, для сохраненияадреса прерванной микропрограммы содержимое регистра 34 в начале микропрограммы обслуживания командыцентрального процессора записывается через блок 27 в локальную память28 блока 2.В конце выполнения микропрограммыобслуживания команды центральногопроцессора из блока 2 через выходныеинформационные шины 12 адрес следующей микрокоманды приостановленноймикропрограммы пересылается в регистр34 и далее в регистр 35 для продолжения выполнения приостановленноймикропрограммы. Микропрограмма обслуживания команды процессора анализирует состояние адресуемого канала,извлекает из оперативной памяти командное слово канала и загружает егов канал ввода-вывода 8 (9,10) и локальную память 28 через шины 22,основной регистр 30 и входные информационные шины 11.Рдресуемое внешнее устройство (нафиг.1 не показано) подключается к каналу, и на нем запускается операцияввода-вывода. При этом процессорввода-вывода сигнализирует центральному процессору о завершении запускаоперации ввода-вывода путем установки триггера 26. Начиная с этого момента, процессор авода-вывода отключается от центрального процессора иработает самостоятельно. Операцияввода-вывода осуществляется с помощью набора микропрограмм, хранящихся в постоянной памяти 31, по которым производится обмен данными междууСтройством и каналом микропрограмма обслуживания передачи данных, считывание управляющих слов канала- микропрограмма обслуживания команды центральйого процессора; завершение операции ввода-вывода-микропрограмма обслуживания каналаВозникающие в процессе работы запросы на обслуживание процессор делит по приоритетности и при наличии сигнала запроса наиболее приоритетной микропрограммы прерывает выполняемую менее приоритетную микропрограюу.В процессе считывания информации из оперативной памяти могут возникать ошибки, хранения информации в оперативной памяти и в трактах считывания и передачи информации между оперативной памятью и процессором, Вероятности появления двойных и тройных ошибок приближаются к вероятности появления одиночной ошибки. Поэтому, для коррекции одиночной,двойной и тройной ошибок в процессор введены дополнительный регистр 7 данных оперативной памяти, блок 5 фиксации ошибки и блок б анализа числа ошибок в слове. Коррекция перечисленных ошибок осуществляется под управлением микропрограмм. Информация хранится в оперативной памяти в модифицированном коде Хэмминга, т.е. информационное слово дополняется контрольным словом, разряды которого сформированы по правилу модифицированного,кода Хэмминга, отличающе-. гося от обычного кода Хэмминга тем, что самому информационному слову и его обратному значению ставится в соответствие одинаковое контрольное слово. При считывании информационного слова из оперативнойпамяти по адресу, храняшемуся в регистре 29, информационное слово через шины 22 оперативной памяти заносится в основной 30 и дополнительный 7 регистры данных оперативной памяти. Контрольное слово, соответствуюшее содержимому информационного слова, а также содержимое основного регистра 30 поступают в блок 5 через шины 22-20, При наличии ошибки блок 5 формирует следуюшие сигналы на шины 18 типа ошибки: ошибка в одном из разрядов информационного слова, ошибка в одном из разрядов контрольного слова, двойная ошибка в информационном слове, тройная ошибка в информационном слове. При отсутствии ошибки на шины.18 выдается специальный сигнал,указывающий на отсутствие ошибки.Одновременно с формированием типа ошибки.на шинах 18 блок 5. вырабатывает сигнал на шине 15 запроса на приостановку, по которым в узле 33 формируется один из фиксированных адресов микропрограммы, обрабатывающей одну из перечисленных ошибок.Коррекция ошибки в одном из информационных. или контрольных разрядах информационного или контрольного слова выполняется как в известном процессоре,Микропрограмма коррекции двухкратной ошибки работает следующим образом.Информационное слово с инверсныхвыходов регистра 30 со старыми контрольными разрядами, хранящимися вблоке 5, записывается в оперативнуюпамять через шины 22.Выполняется чтение слова из оперативной памяти, информационное слово записывается в регистр 30, контрольное - в блок 5. При чтении оперативной памяти значение информации в дополнительный регистр. 7 блоки 15 руется сигналом на шине 21, поступающему из блока 5,После чтения слова из оперативной памяти производится поразрядноесравнения информационного слова ос 20 новного регистра 30 с инвертированным информационным словом дополнительного регистра 7. Поразрядчоесравнение производится с помощьюоперационного блока 2, для чегосодержимое основного 30 и дополнительного 7 регистров поступает в блок2 через шины 11. Наличие единиц вразрядах результирующего информационного слова указывает на наличие .ошибок в данных разрядах.Результирующее информационноеслово запоминается в блоке 2, анализируется на нуль, а также выдаетсячерез шины 12 в блок б анализа числаошибок в слове, Блок б по наличиюединиц в результирующем информационном слове вырабатывает признаки однократной, двухкратной, трехкратной,четырехкратной и более кратной ошибки в информационном слове, прочи 40 таином из оперативной памяти. Этипризнаки поступают в узел 36 через .шины 17 для последующего анализа иветвлений в микропрограмме.Если результирующее информационное слово имеет нулевое значение,микропрограмма коррекции двухкратнойошибки заканчивается, так как двухкратная ошибка имеет место в контрольном слове. В этом случае информационное слово из регистра 7 пересылается в регистр 30 через блок 2Если результирующее информационное слово имеет четырехкратную илиболее кратную ошибку, блок б вырабатывает на шинах 17 признак, по кото 55 рому производится переход к микропрограмме обработки аппаратной ошибки.Если по результирующему информационному слову блок б вырабатываетоднократную, двухкратную или трехкратную ошибку, информационное словоиз регистра 7 передается через входные информационные шины 11 в блок 2,который инвертирует в этом словеб 5 разряд (ы) с ошибкой (ами ), указанный ые) в результирующем информационном слове, запомненном в блоке2. Скорректированное информационноеслово через шины 12 засылается воегистр 30. Информационное слово изрегистра 30 через шины 20 пода"ется в блок 5для,формированиясиндромов модифицированного коца Хэмминга. По сфбрмированному синдрому в блоке 5 и кратности ошибок,признак которой находится в блокеб, может сформироваться четыре видакоррекции двойной ошибки:1. Блок 5 по синдрому формируетсигнал ошибки в одном из информационных разрядов, либо трехкратнойошибки на шине 18, и блок б хранит 15признак однократной ошибки. Тогдаинформационное слово из регистра 7поступает в блок 5 через шины 19дополнительного регистра для формирования контрольных разрядов моди Офицированного кода Хэмминга. Сформированные контрольные разряды хранятся в блоке 5Инвертированное инФормаццонное слово из дополнительного регистра 7 совместно с контрольными разрядами, хранящимися в блоке5, запоминается в оперативной памяти, затем зто же слово читается изоперативной памяти и информационноеслово записывается в регистр 30, аконтрольное - в блок 5. Информационное слово поступает в блок 5, гдеФормируются синдромы модифицированного кода Хэмминга. Если в результате вырабатывается синдром, соответствующий однократной ошибке в информационных разрядах или трехкратной ошибке, информационное слово врегистре 7 является. верным. Словоиз регистра 7 записывается в регистр30 через операционный блок 2. 402, Блок 5 по синдрому формирУетсигнал ошибки в одном из разрядовконтрольного слова, и блок б хранитпризнак однократной ошибки, Выполняются действия, аналогичные описанным,до момента анализа выработанногосиндрома модифицированного кода Хэмминга, Если в результате вырабатывается синдром, соответствующий сигналу двухкратной ошибки в информацион Оных разрядах или трехкратной ошибки,инФормационное слово в дополнительном регистре данных оперативной памяти корректируется. Слово подаетсяиз регистра 7 через входные информационные шины 11 в блок 2, которыйинвертирует в нем ошибочные разряды,указанные результирующим информационным словом, хранящимся в блоке 2,Скорректированная информация из блока 2 поступает через выходные инфор- бОмационные шины 12 в основной регистр 30,3. Блок 5 формирует нулевой синдром, указывающий на отсутствие ошибки, и блок 6 хранит признак двух кратной ошибки, Информационное словов регистре 30 является верным.4. Блок 5 по синдрому формируетсигнал ошибки в одном иэ информационных разрядов, и блок б хранит признак трехкратной ошибки, Сигналы,определяющие номер разряда с ошибкой,поступают из блока 5 через шины 11в операционный блок 2 и там запоминаются. Далее с помощью блока 2 выполняется анализ на совпадение укаэанного номера ошибочного разряда с номерами разрядов результирую-щего информационного слова, находящимися в единичном состоянии. Еслиномер разряда с ошибкой совпадаетс одним из номеров разрядов результирующего информационного слова,находящимися в единичном состоянии,информационное слово регистра 30корректируетсяКоррекция происходитпосредством инвертирования указанного ошибочного разряда в регистре 30с помощью блока 2.Микропрограмма коррекции трехкратной ошибки выполняется аналогично коррекции двухкратной ошибки,далее коррекция происходит следующим образом,Если результирующее информационное слово имеет нулевое значение,блок 6 вырабатывает на шине 17 признак, указывающий, что содержимоерегистра 7 является безошибочным,после чего информационное слово издополнительного регистра 7 пересылается в регистр 30 через блок 2,Ошибочным в этом случае являетсяконтрольное слово. На этом микропрограмма коррекпии тройной ошибкизаканчивается, так как информационное слово не содержит ошибки.Если результирующее информационное слово имеет ненулевое значение,производится переход к микропрограмме обработки аппаратной ошибки.После завершения микропрограммыкоррекции двух- или трехкратнойошибки производится переход к прерванной микропрограмме процессораввода-вывода.Контрольные разряды, поступающиечерез шины 22 или из формирователя48, на вход которого поступает информационное слово иэ дополнительногорегистра данных оперативной памятипо выходным информационным шинам 19,заносятся в регистр 47, а затемвместе с информационным словом основного регистра данных оперативнойпамяти, поступающим по выходныминформационным шинам 20, подаютсячерез узел 38 на вход дешифратора39 синдромов. Информация с выходадешифратора 39 поступает на входныеинформационные шины 11, указывая номер разряда с ошибкой для дальнейшего анализа в микропрограмме обра-,ботки двухкратной ошибки, или непосредственно на шины 18, указывая на отсутствие ошибки в информационном слове, или через элементы ИЛИ 40-43 на шины 18, иницируя соответственно однократную ошибку в информационном слове, однократную ошибку в контрольном слове, двухкратную ошибку в информационном слове и трехкратную ошибку в информационном словеВ случае двухкратной или трехкратной ошибки в информационном слове высокий сигнал с выхода элемента 44 ИЛИ устанавливает триггер 45 по синхросигналу, поступающему по управляющим шинам 13Триггер 46 устанавливается в процессе выполнения микропрограммы обработки двухкратных ошибок по сигналу на управляющей шине 13, Сброс обоих триггеров осуществляется по сигналу на управляющей шине 13В процессе выполнения микропрограммы коррекции двухкратной ошибки результирующее информационное слово поступает из операционного блока через выходные информационные шины 12 на узел 60, пороговый элемент 61 И и Пороговый элемент 49 И. По чис- лу единиц в результирующем информационном слове срабатывают пороговые элементы 61 и 49 И и узел 60Если число единиц больше или равно трем (неверны три или более информационных разрядов), на выходе порогового элемента 61 И появляется высокий потенциал. Если же число больше или равно четырем (неверны четыре или более разрядов), на выходе порогового элемента 49 И появляется высокий сигнал. Узел 60 работает как обычная свертка по модулю два. Сигналы с выходов элементов 60, 61 и 49 через систему элементов 50-55 устанавливают один из триггеров 56, 57 или 58. Триггер 59 устанавливается непосредственно при наличии высокого потенциала на выходе порогового элемента 49 И. Выходы триггеров подключены к шинам 17 кода числа ошибокУстановка и сброс триггеров синхронизируется сигналом через управляющие шины 13Изобретение позволяет,в отличие от известного процессора значительно повысить надежность системы.Формула изобретенияПроцессор ввода-вывода с коррекцией ошибок, содержащий блок формирования, блок управления оперативной памятью, операционный блок, блок микропрограммного управления и каналы ввода-вывода, при этом вход-выход блока управления подключен к шине центрального процессора, запросный выход блока управления подключен к первым выходам каналов ввода-вывода и через шину запроса соединен с вхо О 20 25 40 50.55 ЬО дом запроса блока микропрограммного управления, выход приостанова микропрограммы которогоподключен к входу каждого канала ввода-вывода и через выходную информационную шину с ад" ресным входом блока управления, с первым входом операционного блока и адресным входом блока управления оперативной памятью, первый вход-выход которого соединен с шиной оператив,ной памяти, адресный выход блока управления оперативной памятью подключен к шине оперативной памяти, первый выход блока управления оперативной памятью через .входную информационную шину подключен к адресному выходу блока управления, . к первому входу операционно го блока,к выходу приостанова микропрограммы блока микропрограммного управления и второму выходу каждого канала ввода-вывода, управляющий выход микрокоманд блока микропрограммного управления подключен к второму входу операционного блока, о т л и ч а ю щ и й с я тем, что, с целью повышения надежности, в него введены блок анализа числа ошибок, блок фиксации ошибок и регистр данных, при этом вход-выход регистра данных подключен к шине оперативной памя-. ти, вход-выход блока фиксации ошибок соединен с шиной оперативной памяти, первый выход блока фиксации ошибок через шину запрета подключен к первому входу регистра данных, первый выход которого через выходную информа-ционную шину подключен к первому входу блока фиксации ошибок, второй выход которого соединен с вторым выходом регистра данных и через входную информационную шину подключена к первому входу операционного бло-. ка, второй вход регистра данных соединен с первым выходом операционногс блока, адресным входом блока управления оперативной памятью и через выходную информационную шину к первому входу блока анализа числа ошибок, второй вход которого через управляющую шину подключен к управляющему выходу блока микропрограммного управления и второму входу блока фиксации ошибок, третий вход которого подключен к информационному выходу блока управления оперативной памятью, третий выход блока фиксации ошибок через шину запроса соединен с запросным входом блока микропрограммного управления, четвертый выход блока фиксации ошибок подключен к первому и второму адресному входам блока микропрограммного управления, третий адресный вход которого подключен к выходу блока анализа.2, Процессор по п.1, о т л и ч а ю щ и й с я тем, что блок фиксации ошибок содержит элементы ИЛИ,триггер запроса, триггер запрета, дешифратор, формирователь синдрома, формирователь контрольных разрядов и регистр, при этом вход формирователя контрольных разрядов является первым входом блока, выход формирователя контролвных разрядов соединен с входом регистра, вход-выход которого является первым входом-выходом блока, выход регистра подключен к первому входу формирователя синдрома, второй вход которого является третьим входом блока, выход формирователя синдрома подключен к входу дешифратора, группа выходов которого, кроме первого, подключена к соответствующим входам каждого элемента ИЛИ, при этом гврвая группа выходов дешифратора является вторым выходом блока, первый выход дешифратора и группа выходов каждого элемента.ИЛИ, кроме второго, являются четвертым выходом блока, третьим выходом которого является выход триггера запроса, первый вход которого подключен к выходу второго элемента ИЛИ, первый вход которого подключен к выходу третьего элемента ИЛИ, а второй вход - к выходу четвертого элемента ИЛИ, единичный вход триггера запроса, триггера запрета и объединенные сбросовые входы триггеров являются группой входов блока, первый выходом которого является нулевой выход триггера запрета, выход триггера запроса является третьим выходом блока.3. Процессор по п.1, о т л и ч а - ю щ и й с я тем, что блок анализа содержит триггеры, элементы И и НЕ,пороговые элементы и сумматор помодулю два, при этом вход сумматорапо модулю два объединен с входамипороговых элементов и является пер вым входом блока, выход сумматорапо модулю два подключен к входупервого элемента НЕ и первому входупервого элемента И, выход каждогоэлемента И подключен к управляющемувходу соответствующего триггера,кроме последнего, синхронизирующие,входы которых объединены и являютсявторым входом блока, выходы триггеров являются выходом блока, выходпервого порогового элемента подклю чен к входу второго элемента НЕ ипервому входу второго элемента И,второй вход которого соединен с выходом третьего элемента НЕ, вход которого соединен с управляющим входом 2 О последнего триггера и выходом второго порогового элемента, выход второго элемента НЕ подключен к первомувходу третьего элемента И, второйвход которого объединен с вторымвходом первого элемента И и подключены к выходу второго элемента НЕ.Источники информации,принятые во внимание при экспертизе 30 1. Катцан, Вычислительные машины системы 370. М., Мир, 1974. 2. Канда Я. и др. Аппаратура серии35 РАСОМ.-.Фудзицу., 1976, т27,9 4, с.32 и 44, рис.13 и 28 (прототип),