Цифровой синтезатор частот

(5 ГОСУДАРСТВЕННОЕ ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР ТЕНТ ПИСАН Н 3 О К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 1 4922320/212 28.03,916 23,03,93. Бюл. %111 Центральное конструкторск(72) В.Г.Аристов (56) Авторское св М 1234966, кл, НАвторское св М 1746531, кл, Н (54) ЦИФРОВОЙ (57) Цифровой си к радиотехнике идетельство СССР03 1 7/18, 1984.идетельство СССР03 1 7/18, 1990.СИНТЕЗАТОР ЧАСТОТнтезатор частот относитси может быть использова для генерации сетки частот в приемопередающей и контрольно-измерительной аппаратуре, Устройство содержит 2 делителя частоты с переменным коэффициентом деления 1, 11, 1 входную шину 2, 1 блок управления 3, 1 счетчик импульсов 4, 2 кодовых шины 5, 12, цифровой частотно-фазовый детектор 6, 2 цифроаналоговых преобразователя 7, 13, 1 фильтр нижних частот 8, 1 управляемый генератор 9, 1 выходную шину 10, 1 формирователь импульсов 14, 1 шину управления, 1 триггер 17 с соответствующими функциональными связями. 6 ил,40 50 Составитель Г. СоколоваТехред М,Моргентал Корректор Н. Гунько Редактор Т, Козлова Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 Заказ 1060 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раущская наб 4/51803977 Изобретение относится к радиотехнике и может быть использовано для генерации сетки частот в приемопередающей и контрольно-измерительной аппаратуре.Цель изобретения - расширение области применения за счет возможности обеспечения работы с изменяющейся опорной частотой при одновременном повышении быстродействия и помехоустойчивости,На фиг. 1 представлена функциональная схема цифрового синтезатора частот; на фиг. 2 - функциональная схема цифрового частотно-фазового детектора; на фиг. 3 - функциональная схема блока управления; на фиг, 4, а - временная диаграмма последовательности счетных импульсов, поступающих на второй вход блока управления; на фиг, 4, б - временная диаграмма импульсов, поступающих на первый вход блока управления; на фиг. 4, в - временная диаграмма прямого выхода первого К-триггера блока управления; на фиг. 4, г - временная диаграмма прямого входа второго К-триггера блока управления; на фиг, 4, д - временная диаграмма прямого выхода третьего К- триггера блока управления; на фиг. 4, е - временная диаграмма прямого выхода четвертого К-триггера блока управления; на фиг, 4, ж - временная диаграмма выхода первого элемента 2 И блока управления; на фиг, 4, з - временная диаграмма выхода второго элемента И блока управления; на фиг. 5 - функциональная схема формирователя импульсов; на фиг. 6, а - временная диаграмма входной команды "МГПамять", поступающей на первый вход формирователя импульсов; на фиг, 6, б - временная диаграмма импульса, поступающего на второй вход формирователя импульсов; на фиг, 6, в - временная диаграмма выхода формирователя импульсов,Цифровой синтезатор частот (фиг. 1) содержит первый делитель частоты с переменным коэффициентом деления 1, входную шину 2, блок управления 3; счетчик импульсов 4, первую кольцевую шину 5, цифровой частотно-фазовый детектор 6, первый цифроаналоговый преобразователь 7, фильтр нижних частот 8, управляемый генератор 9, выходную шину 10, второй делитель частоты с переменным коэффициентом деления 11, вторую шину синтезатора 12, второй цифроаналоговый преобразователь 13, формирователь импульсов 14, элемент И-НЕ 15, шину управления 16, триггер 17.Информационные входы первого усилителя частоты 1 с переменным коэффициенТ-вход счетчика 19 является тактовым вхотом деления соединены с первой кодовой шиной, тактовый соединен со входной ши- дом цифрового частотно-фазового детектоной 2 и со счетным входом счетчика импуль- ра. Кодовый выход счетчика 19 соединен с 5 10 15 20 25 30 35 40 45 50 55 сов 4, выходы которого соединены с соответствующими входами первого цифроаналогового преобразователя 7, входы управления суммированием и вычитанием - соответственно с первым и со вторым выходами частотно-фазового детектора 6, первые кодовые выходы которого соединены с соответствующими входами второго цифроаналогового преобразователя 13, выход которого через фильтр нижних частот соединен с первым входом управляемого генератора 9, выход которого соединен с выходной шиной 10 и с тактовым входом второго делителя частоты 11 с переменным коэффициентом деления, выход которого соединен с первым входом записи частотно-фазового детекто-. ра 6, информационные входы соединены со второй кодовой шиной 12. Выход триггера 17 соединен с управляющим входом второго делителя частоты 11 с переменным коэффициентом деления, вход запуска с выходом элемента И-НЕ 15, первый вход которого соединен с первым выходом блока управления 3, второй вход - со входом сброса триггера 17 и с выходом формирователя импульсов 14, первый вход которого соединен с шиной управления, второй вход - со вторым входом блока управления 3, первые и вторые кодовые входы которого соединены со вторыми и с третьими кодовыми выходами частотно-фазового детектора 6, информационные входы которого соединены с соответствующими выходами первого делителя частоты 1 с переменным коэффициентом деления, выход переноса которого соединен с первым входом блока 3 управле-. ния, второй вход которого соединен с входной шиной 2, третий и четвертый выходы соединены соответственно с тактовым входом и со вторым входом записи частотно- фазового детектора 6, при этом выход первого цифроаналогового преобразователя 7 соединен со вторым входом управляемого генератора 9,Цифровой частотно-фазовый детектор 6 (фиг. 2) содержит статический регистр 18, счетчик 19, блок запрета 20, два О-триггера 21 и 22, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 23, элемент И-НЕ 24 и элемент И 25.С-вход разрешения записи в статического регистра 18 является первым входом записи частотно-фазового детектора, а О-входы счетчика 19 являются информационными . входами цифрового частотно-фазового детектора, С-вход записи параллельного кода счетчика 19 является вторым входом записи цифрового частотно-фазового детектора, а5 10 15 20 25 30 40 45 50 55 вхОдом статического регистра 18 и является вторым кодовым выходом цифрового частоно-фазового детектора. Кодовый выход статического регистра 18 соединен с входом блфка запрета 20 и является третьим выходом циФрового частотно-фазового детектора, прчем К-й разряд статического регистра 18 соединен с С-входом первого О-триггера 21, а иверсный выход К-го разряда статического регистра 18 соединен с С-входом второго О- триггера 22 и первым входом элемента ИСКЛ МУЧАЮЩЕЕ ИЛИ 23, второй вход которого соединен с (К)-м выходным разрядом статиеского регистра 18. Выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 соединен с О-ходами обоих О-триггеров 21 и 22, прямы выходы О-триггеров 21 и 22 соединены с входами элемента И-НЕ 24, выход которого соединен с й-входами обоих О-триггеров 21 22, Инверсные выходы О-триггеров 21 и 2 соединены с входами элемента И 25, пр чем инверсный выход первого О-триггера 1 является первым выходом цифрового частотно-фазового детектора, а инверсный выод второго О-триггера 22 является вторым выходом цифрового частотно-фазового дет ктора. Выход элемента И 25 соединен с упр вляющим входом блока запрета 20, которй выход которого является первым кодовыь выходом цифрового частотно-фазового детектора,,Блок управления 3 (фиг. 3) содержит четыреК-триггера 26, 27, 28, 30, три элемента НЕ 1, 35, 39, четыре элемента И 29, 32, 33, 34, 1 ри элемента И-НЕ 37, 38, 40 и элемент сравнения 36,Вход первого элемента НЕ 31 соединен с первым входом блока управления, выход - с С-входом первогоК-триггера 26, прямой и инверсный выходы которого соединены соответственно с - и К-входами второго К- триггера 27, прямой и инверсный выходы которого соединены соответственно с - и К-вхОдами третьего К-триггера 28, прямой и иверсный выходы которого соединены соответственно с - и К-входами четвертого К-триггера 30, прямой выход которого соединен с третьим выходом блока управления, с певым входом первого элемента И, с - и К-вхфдами первого К-триггера 26 и с первым ходом второго элемента И 32, второй входкоторого соединен с К-входом четвертого К-триггера 30, выход - с первым входом первого элемента И-НЕ 37, выход котоого соединен с первым входом второго элемента И-Н Е 38, выход которого соединен ф первым выходом блока управления, вторй вход - через второй элемент НЕ 35 с выходом А=В элемента сравнения кодов 36, выход АВ которого соединен со вторым входом первого элемента И-НЕ 37, выход АВ - с первым входом третьего элемента И-НЕ 40, выход которого соединен с третьим входом второго элемента И-НЕ 38, второй вход - с выходом третьего элемента И 33, первый вход которого соединен с инверсным выходом четвертого К-триггера 30 и с -входом первого К-триггера 26, второй вход - с -входом четвертогоК-триггера 30 и со вторым входом первого элемента И 29, третий вход которого соединен с -входом третьего К-триггера 28, выход - через третий элемент НЕ 39 со вторым выходом блока управления и непосредственно с управляющим А=В входом элемента сравнения кодов 36 и с первым входом четвертого элемента И 34, выход которого соединен с четвертым выходом блока управления, второй вход - с С-входами второго, третьего, четвертого К- триггеров 27, 28, 30 и со вторым входом блока управления, причем управляющие входы АВ и АВ элемента сравнения кодов 36 соединены с шиной логического нуля, а кодовые входы А и В элемента сравнения кодов 36 соединены соответственно со вторыми и третьими кодовыми входами блока управления.Формирователь импульсов 14 (фиг. 5) содержит четыре элемента И-НЕ 41, 42, 43, 44 и элемент НЕ 45.Первый вход первого элемента И-НЕ 41 является вторым входом формирователя импульсов, Второй вход первого элемента ИНЕ 41 соединен с выходом второго элемента И-НЕ 42 и с входом элемента НЕ 45, Первый вход второго элемента И-НЕ 42 соединен с первым входом третьего элемента И-НЕ 43 и является первым входом формирователя импульсов. Выход третьего элемента И-НЕ 43 соединен с первым входом четвертого элемента И-НЕ 44, выход которого соединен с вторыми входами второго элемента И-НЕ 42 и третьего элемента И-НЕ 43, Выход первого элемента И-НЕ 41 соединен с третьим входом второго элемента И-НЕ 42 и вторым входом четвертого элемента И-НЕ 44, Выход элемента НЕ 45 является выходом формирователя импульсов,Установка частоты управляемого генератора 9 осуществляется путем изменения коэффициентов деления первого , второгоделителей частоты с переменными коэффициентами деления, а также путем изменения частоты входного сигнала 1 вх.При изменении частоты входного сигнала 1 вх на шину 16 цифрового синтезатора поступает команда цПамять", длительность которой определяется временем переключения частоты входного сигнала, 1803977Коэффициенты М и М, поступающие соответственно по кодовым шинам 5 и 12 синтезатора частот, в соответствии с принципами ФАПЧ обеспечивают установку частоты выходного сигнала синтезатора согласно выражению: М 110 15 где 1 вх 1 - частота входного сигнала синтезатора,1 ун - частота управляемого генератора 9,йь М - коэффициенты деления соответственно первогои второгоделителейчастоты с переменными коэффициентамиделения,Выбор коэффициентов деления основан В режиме синхронизма выходной код статического регистра 18 поступает через открытый блок запрета 20 на первые кодовые выходы цифрового частотно-фазового детектора 6. Этот выходной код цифрового частотно-фазового детектора 6, являющийся кодом сигнала ошибки системы фазовой автоподстройки частоты (ФАПЧ), после преобразования в напряжение с помощью цифроаналогового преобразователя 13 поступает через фильтр нижних частот 8 на управляемый генератор 9. Код сигнала 50 55 на использовании алгоритма Евклида, представляющее любое рациональное число в 20виде конечной цепной дроби,При поступлении счетных импульсоввходного сигнала частотой 1 вхь поступающих от входной шины 2 через блок управления 3, а также опорных импульсов частотой 25твхЬовг , поступающих через блок управлеК;ния 3 и двоичного числа - от делителя с2переменным коэффициентом делениясоответственно на второй вход записи, тактовый вход и информационные входыцифрового частотно-фазового детектора 6вызывают изменение выходного кода счетчика 19 по пилообразному закону с частотойопь равной частоте опорных импульсов,Под воздействием импульсов управляемого генератора 9, поступающих через вто- ,рой делитель частоты с переменнымкоэффициентом деленияна второй вход 40записи цифрового частотно-фазового детектора б,происходит запись двоичного кода изсчетчика 19 в статический регистр 18, Навыходе статического регистра 18 формируется двоичный код, пропорциональный разности фаз опорного импульсов и импульсовуправляемого генератора 9. ошибки поддерживает на входе управляемого генератора 9 примерно постоянныйуровень управляющего напряжения, обеспечивающий по принципам ФАПЧ необходимую частоту колебаний синхронизируемогоуправляемого генератора 9 и в соответствиис установленными коэффициентами деленияпервогои второгоделителей частоты спеременными коэффициентами деления,Установка коэффициентов деления первого1 и второго 11 делителей с переменнымикоэффициентами деления осуществляетсясоответственно по входным кодовым шинам 5 и 12.При переключении с одной частоты надругую (например, когда аког+1( )уп+1разность фаз опорных импульсов и импульсов управляемого генератора 9, прошедшихчерез второй делитель частоты с переменным коэффициентом деления , убывает отцикла к циклу в направлении от 2 к до О,Одновременно уменьшается от цикла кциклу величина двоичного кода на первомвыходе цифрового частотно-фазового детектора 6,Когда разность фаз опорных импульсовуправляемого генератора 6 достигнет О, ипереходит это значение, происходит скачкообразное изменение разности фаз этих сигналов от 0 до 2 л и производитсяпереключение старшего К разряда статического регистра 18 из "0" в /" 1", с помощьюкоторого осуществляется запись "1" с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 впервый Р-триггер 21. На прямом выходеэтого Р-триггера 21 появляется "1" и на инверсном выходе - "0". Срабатывание Ртриггера 21 переключает систему ФАПЧ изрежима сравнения фаз в режим сравнениячастот,Нулевой уровень инверсного выхода .первого Р-триггера 21 формирует "0" на выходе элемента И 25, который поступал науправляющий вход блока запрета 20, осуществляет установку нулевого напряжения навыходе цифроаналогового преобразователя13, соответствующего середине фазовой характеристики детектора.Установка нулевого напряжения осуществляется путем формирования "0" на младших(К) выходах и "1" на старшем К-выходеблока запрета 20, .Единичный уровень прямого входа первого Р-триггера 21 поступал на вход сложения реверсивного счетчика 4, вызываетизменение его выходного кода и, следовательно, изменение управляющего напряжения на втором входе управляемогогенератора 9 с максимальной скоростью, ог 1 ределяемой частотой входного сигнала, пОступающего на счетный вход реверсивного счетчика 4; Под воздействием изменяю-. щегося управляющего напряжения 5 происходит перестройка частоты управляембго генератора 9 в сторону уменьшения частотной расстройки, что вначале вызывает уменьшение скоростиизменения разно- сто фаз опорных импульсов и импульсов 10 управляемого генератора, а затем после изменения направления скорости разности фз этих сигналов происходит ее увеличение в направлении от 0 до 2 л,Когда. разность фаз опорных импульсов 15 и Импульсов управляемого генератора достигает 2 л и переходит это значение, происходит скачкообразное изменение ра ности фаз этих сигнапоа от 2 гг до О и производится переключение инверсного 20 еыггода старшего К.разряда статического регистра 18 из нОн в н 1", с помощью которого осу 1 ществляется запись н 1 н с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 во второй О- триггер 22, На прямом выходе этого 25 О-Триггера 22 появляется н 1", а на инверсно - нО", Появление единичных уровней на об их входах элемента И-НЕ 42 вызывает по вление нулевого уровня на его выходе, который, воздействуя на Р-входы обоих О тр ггеров 21 и 22, осуществляет их сброс в ис одные состояния, На прямых выходах об их О-триггеров 21 и 22 появляются н 0", на инверсных - н 1",, На выходе реверсивного счетчика 4 35 фиксируется значение двоичного кода и соотв тствующее ему напряжение на выходе ци роаналогового преобразователя 7, По ко анде единичного уровня на управляюще входе блока запрета 20 включается ре жи сравнения фаз, т.е. происходит за ыкание системы ФАПЧ,Одновременно после сброса обоих О- триггеров 21 и 22 на выходе элемента И-НЕ 24 вновь появляется единичный уровень, раз реиающий работу этих О-триггеров 21 и 22.,Аналогично происходит работа цифровог синтезатора частот при переключений с одной частоты на другую, когдаасуп 50 1 оп+1М, Только в этом случае переходМ+т в ржим сравнения частот осуществляется посМе срабатывания второго О-триггера 22, а пе(реход в режим соавнения фаз осуществлятся после кратковременного срабаты вания первого О-триггера 21 и сброса обоих О-т иггеров 21, 22 в исходные состояния,ри смене частоты входного сигнала комана "Память" (фиг, 6 а), поступающая по шине 16 нг первый вход формирователя импульсов 14, устанавливает в момент времени 11 на его выходе нОн (фиг. 6 в), этот нулевой уровень, воздействуя на второй вход элемента И-НЕ 15, инверсный В-вход триггера 17, устанавливает нОн на выходе этого триггера и, следовательно, на входе управления второго делителя частоты с переменным коэффициентом деления 11, Нулевой уровень на входе управления второго делителя частоты с переменным коэффициентом деления 1 запрещает работу этого делителя частоты, т.е, с момента времени 12 (фиг, бв) на его выходе отсутствуют импульсы управляемого генератора 9, В статическом регистре 18 (фиг, 2) фиксируется код сигнала ошибки и цифровой синтезатоо частот переходит в режим "памяти". После смены частоты входного сигнала и выключения команды "г Память" в момент времени т 2 нулевой уровень (фиг. 6 в) на выходе формирователя импульсов блокируется с помощью элементов И-НЕ 43 и 44 (фиг, 5) до момента времени, когда пройдет команда от блока управления 3 на второй вход формирователя импульсов 14.Блок управления 3 формирует команды, необходимые для совместной работы цифрового частотно-фазового детектора 6, формирователя импульсов 14 и цепи выключения триггера 17,Формирование команд блоком управления 3 осуществляется следующим образом,При поступлении импульсов входного сигнала (фиг, 4 а) и импульсов с выхода первого делителя частоты с переменным коэффициентом деления 1(фиг. 4 б) соответственно на второй и первый входы блока управления 3 производится последовательное включение 1 К-триггера 26 (фиг. 4 в) в момент времени 1 второго 1 К-триггера 27 (фиг, 4 г) в момент времени т 2,третьегоК- триггера 28 (фиг, 4 д) в момент времени сз и четвертого 1 К-триггера 30 (фиг, 4 е) в момент времени т 4, После включения четвертого К- триггера 30 в момент времени т 4 происходит выключение сначала первогоК-триггера 26, а затем последовательное выключение вто- рогоК-триггера 27 (фиг, 4 г) в момент времени Ь, третьего 1 К-триггера 28 (фиг. 4 д) в момент времени 16 и четвертогоК-триггера 30 (фиг, 4 е) в момент времени 17,Нулевой уровень на выходе элемента И 29 (фиг. 4,ж) в течение временного интервала 12-т 7 запрещает поступление импульсов на четвертый выход блока управления 3 и, следовательно, на второй вход записи цифрового частотно-фазового детектора 6, что вызывает фиксацию выходного кода счетчика 19 (фиг, 2) в течение указанного времен 18039775 10 15 20 25 30 35 40 45 50 55 ного интервала. Одновременно нулевой уровень с выхода элемента И 29, поступая на управляющий вход А=В схемы сравнения кодов 36,переводит ее в режим определения неравенства чисел А и В, поступающих с выходов статического регистра 18 и счетчика 19 цифрового частотно-фазового детектора (фиг, 2) соответственно на вторые и третьи пороговые входы блока управления 6. Команда с выхода элемента И 29 поступает через элемент НЕ 34 в виде единичного уровня на второй выход блока управления 3 и, следовательно, на второй вход формирователя импульсов 14(фиг, бб), После окончания действия команды на втором входе формирователя импульсов 14 в момент времени сз на выходе формирователя импульсов 14 (фиг, бв) устанавливается "1", которая открывает цепь выключения триггера 17,Импульс нулевого уровня с прямого выхода четвертого К-триггера 30 (фиг. 4 е) в течение временного интервала 14-ст, поступая на третий вход блока управления 3 и, следовательно, на тактовый вход цифрового частотно-фазового детектора Ъиг, 2), произ 1+ водит занесение двоичного числа в счетчик 19, что приводит к изменению выходного кода счетчика 19 с максимальногоВ+значения 2 до минимального, равного М -, Команды, формируемые на выходе элемента И 32 (фиг, 4 з) и элемента И 33 (фиг. 4 и),осуществляют считывание информации соответственно с выхода АВ схемы сравнения кодов 36 в течение временного интервала тз - та при максимальном значении выходного кода счетчика 19 и с выхода АВ схемы сравнения кодов 36 в течение временного интервала Ы - тт при минимальном значении выходного кода счетчика 19,Таким образом, после выключения команды "1 Х Память" и после окончания импульса, поступающего со второго выхода блока управления 3 на второй вход формирователя импульсов 14 на инверсном В-входе триггера 17 и на втором входе элемента И-НЕ 15 устанавливается "1", которая открывает цепь выключения триггера 17, В течение одного полного цикла работы счетчика 19, когда на управляющем входе А=В схемы сравнения кодов 36 присутствует "1", определяется момент равенства выходных кодов счетчика 19 и статического регистра 18,При равенстве выходных кодов счетчика 19 и статического регистра 18 на выходе А=В схемы сравнения кодов 36 формируется импульс единичного уровня, который через элемент НЕ 35 и элемент И-НЕ 38 поступает на первый выход блока управления 3.Импульс единичного уровня с первого выхода блока управления воздействуя через элемент И-НЕ 15 на инверсный Я-вход триггера 17 производит его выключение.При переключении выхода триггера 17 из "0" в "1" производится занесение кода М+ во второй делитель частоты с переменным коэффициентом деленияи разрешение его работы. При этом замыкание системы фазовой автоподстройки частоты происходит с значения разности фаз опорных импульсов и импульсов управляемого генератора, которое было до переключения частоты входного сигнала, т.е. до включения команды ";,;Память".Переключение частоты выходного сигнала цифрового синтезатора частот, использующем цифровой частотно-фазовый детектор типа "выборка-запоминание", вызывает измеНение полосы удержания фазовой системы за счет изменения частоты сравнения в контуре ФАПЧ,Известно, что в цифровых синтезаторах частот, использующих грубый канал настройки, могут происходить захваты сигнала научастках фазовой характеристики, которые после переключения синтезатора (при повышении частоты сравнения) оказываются вне полосы удержания фазовой системы, В этом случае в течение одного полного цикла работы счетчика 19 не происходит равенства выходных кодов этого счетчика и статического регистра 18, что приводит к нарушению работы синтезатора, Для повышения стабильности работы синтезатора после поступления следующего импульса с выхода первого делителя частоты с переменным коэффициентом деленияна первый вход блока управления 3 и формирования комад на выходах 32 и 33 элементов И производится считывание информации с выходов АВ и АВ схемы сравнения кодов 36 блока управления. При этом замыкание системы фазовой автоподстройки частоты происходит при максимальном по абсолютному значению амплитуды фазовой ошибки, что вызывает быстрый переход цифрового синтезатора в режим сравнения частот, работа которого была рассмотрена ранее,Формула изобретения 1. Цифровой синтезатор частот, содержащий первый делитель частот с переменным коэффициентом деления, информационные входы которого соединены с первой кодовой шиной, тактовый вход соединен с входной шиной и со счетным входом счетчикаимпульсов, выходы которого соединены ссоответствующими входами первого цифроаналогового преобразователя, входы управ 13 1803977ления суммированием и вычитанием - соотВетственно с первым и с вторым выходами частотно-фазового детектора, первые кодовые выходы которого соединены с соответствующими входами второго 5 цифроаналогового преобразователя, выход которого через фильтр нижних частот соединен с первым входом управляемого генератора, выход которого соединен с выходной шиной и с тактовым входом второго делите я частоты с переменным коэффициентом еления, выход которого соединен с первым ходом записи частотно-фазового детектора, информационные входы соединены с вгорой кодовой шиной, о т л и ч а ю щ и й с я тем, что, с целью расширения области применения за счет воэможности обеспечения работы с изменяющейся опорной частотрй при одновременном повышении б стродействия и помехоустойчивости, в 20 н го введены формирователь импульсов, э емент И-НЕ, блок управления, шина упр вления и триггер, выход которого соедин н с управляющим входом второго д лителя частоты с переменным коэффици е том деления, вход запуска - с выходом э емента И-НЕ, первый вход которого соед нен с первым выходом блока управления, в,орой вход - с входом сброса триггера и с в ходом формирователя импульсов, пер в й вход которого соединен с шиной управл ния, второй вход - с вторым выходом б,ока управления, первые и вторые кодовые входы которого соединены соответственно с вторыми и с третьими кодовыми выходами 35 ча тотно-фазового детектора, информацион ые входы которого соединены с соответст ующими выходами первого делителя ча тоты с переменным коэффициентом деле ия, выход переноса которого соединен с 40 пе вым входом блока управления, второй вх д которого соединен с входной шиной, тртий и четвертый выходы соединены соответственно с тактовым входом и с вторым входом записи частотно-фазового детекто ра,при этом выход первого цифроаналогового преобразователя соединен с вторым вхддом управляемого генератора,2. Синтезатор поп.1, отлича ю щийс я тем, что блок управления содержит три 50 эле 1 иента НЕ, четыре 1 К-триггера, три элемента И-НЕ, четыре элемента И и элемент сравнения кодов, причем вход первого элемейта НЕ соединен первым входом блока управления, выход - с С-входом первого 55 1 К-триггера, прямой и инверсный выходы котброго соединены соответственно с 1- и К-входами второгоК-триггера, прямой и инвер ный выходы которого соединены соотет твенно с 1- и К-входами третьего 1 К-триггера, прямой и инверсный выходы которого соединены соответственно с 1- и К- входами четвертого 1 К-триггера, прямой выход которого соединен с третьим выходом блока управления,с первым входом первого элемента И, с Я- и К-входами первого 1 К-триггера и с первым входом второго элемента И, второй вход которого соединен с К-входом четвертого К-триггера, выход - с первым входом первого элемента И-НЕ, выход которого соединен с первым входом второго элемента И-НЕ, выход которого соединен с первым выходом блока управления, второй вход через второй элемент НЕ - с выходом А=В элемента сравнения кодов, выход АВ которого соединен с вторым входом первого элемента И-НЕ, выход АВ - с первым входом третьего элемента И-Н Е, выход которого соединен с третьим входом второго элемента И-НЕ, второй вход - с выходом третьего элемента И, первый вход которого соединен с инверсным выходом четвертого К-триггера и с 1-входом первого 1 К-триггера, второй вход - с 1-входом четвертого К-триггера и с вторым входом первого элемента И, третий вход которого соединен с 1-входом третьего 1 К-триггера, выход - через третий элемент НЕ с вторым выходом блока управления и непосредственно - с управляющим А=В входом элемента сравнения кодов и с первым входом четвертого элемента И, выход которого соединен с четвертым выходом блока управления, второй вход - с С-входами второго, третьего, чет- вертого 1 К-триггеров и с вторым входом блока управления, причем управляющие входы АВ и АВ элемента сравнения кодов соединены с шиной логического нуля, а кодовые входы А и В элемента сравнения кодов соединены соответственно с вторыми и третьими кодовыми входами блока управления,3. Синтезатор по п, 1, о т л и ч а ю щ и йс я тем, что формирователь импульсов содержит четыре элемента И-НЕ и элемент НЕ, причем первый вход первого элемента И-НЕ соединен с вторым входом формирователя, а первый вход второго элемента ИНЕ соединен с первым входом третьего элемента И-НЕ и является первым входом формирователя импульсов, выход третьего элемента И-НЕ соединен с первым входом четвертого элемента И-НЕ, выход которого соединен с вторыми входами второго и третьего элементов И-НЕ, выход первого элемента И-НЕ соединен с вторым входом четвертого элемента И-НЕ итретьим входом второго элемента И-НЕ и входом элемента НЕ, выход которого соединен с выходом формирователя импульсов, 1803977