Устройство для программного управления и контроля

(9 5 В 19/18, 19/О 51) ОСУДАРСТВЕННОЕ ПАТЕНТНЕДОМСТВО СССРОСПАТЕНТ СССР) ПИСАНИЕ ИЗОБРЕТЕНИЯ ЕЛЬСТВУ К АВТОРСКОМУ СВ оро(21) 4911769/24(71) Конструкторское бюро электроприбстроения(56) Авторское свидетельство СССРМ 1140121, кл,С 06 Р 11/00, 1985.Авторское свидетельство СССРМ 1476465, кл. (3 05 В 19/18, 1989,Авторское свидетельство СССРМ 1500994, кл, 6 05 В 19/18, 1989.(54) УСТРОЙСТВО ДЛЯ ПРОГРАММНОУПРАВЛЕНИЯ И КОНТРОЛЯ Изобретение относится к автоматике и вычислительной технике и может быть использовано в распределенных сосредоточенных управляющих системах АСУ ТП, использующих программный принцип управления, работающих по модели "коллек. тива вычислителей". Кроме того, оно может использоваться в средствах контроля и отладки сложных управлляющих комплексов,Известно программное устройство управления с контролем, содержащее постоянное запоминающее устройство, регистры адреса и микрокоманд, коммутатор, мультиплексор логических условий, триггер пуска, генератор тактовых импульсов, блок анализа кодов, триггер ошибки и элемент ИЛИ Недостатком указанного аналога является низкая производительность функционирования, обусловленная невозможностьюего агрегатирования в управляющую систему.(57) Изобретение относится к области автоматики и вычислительной техники и может быть использовано в распределенных сосредоточенных управляющих системах АСУ ТП, использующих программный принцип управления, работающих по модели "коллектива вычислителей". Кроме того, оно может использоваться в средствах контроля и отладки сложных управляющих комплексов. Цель изобретения- повышение быстродействия управляющего модуля. Поставленная цель достигается тем, что в устройство для программного управления и контроля дополнительно введены коммутатор управления, регистр сдвига и схема сравнения, а также соответствующие связи между ними, Использование данного устройства позволяет повысить быстродействие в 1,8 - 7,6 раза, 3 ил,Известно наиболее близкое решение - модуль распределенной системы, содержащее блок памяти микрокоманд для программного управления, регистры адреса и микроопераций, мультиплексоры адреса и логических условий, триггеры пуска и ошибки, генератор тактовых импульсов, элементы И, ИЛИ, дешифратор признака и кода модуля, коммутатор, магистральные элементы. Недостатком укаэанного аналога является низкая производительность функционирования, обусловленная последовательной работой модулей в управляющей системе.В указанной распределенчой системе для программного управления каждый модуль управляет своим обьектом, параллельно с другими модулями. Обьекты управления системы так или иначе связаны между собой и определенным образом мо1784943 3 4гут влиять на алгоритмы управления друг дульных алгоритмов, используемая в моду- друга. При управлении сельносвязанными ле-прототипе процедура организации межобъектами, часто возникает необходимость модульного взаимодействия обусловливает анализа одним управляющим модулем сис- весьма значительные потери во времени ретемы состояния и стадии управления объек ализации модулем-прототипом алгоритма тов других модулей системы. управления своим объектом,Недостаткомуказанногомодуля-прото- . Целью изобретения является повыше- типа является низкое, быстродействие, ние быстродействия управляющего модуля. обусловленное низкой производительно- Поставленная цель достигается тем, что сть о его работы при необходимости анали в модульное устройство для программного за ЪГм состояния объектов управления управленйя и контрбля, содержащее блок дЯгих"модулей системы.: памяти микрокоманды, регистры адреса иТакой анализ в системе на основе моду- . Микроопераций, мультиплексор логических ля-прототипа осуществляется путем орга- условий, коммутатор адреса, дешифратор, низации специальной процедуры 1 15 триггер пуска, первый, второй, третий, четмеждумодульного взаимодействия. 1-й мо- вертый элементы И, первый и второй эледуль-прототип, которому требуется узнать менты ИЛЙ, магистральный элемент, 3-вход состояние обьекта управления )-го модуля, триггера пуска является входом пуска устг получает от него адресный кодуправления ройства, выход устройства соединен с пер- (АКУ), АКУ - это адрес МК,с которой. соглас выми входами йервого и второго элементов носостояния )-го модуля, должен продол- И, йервый и второй входы синхронизации жить оаботу 1-й модуль. Момент выполнения устройства являются соответственно вторы-м модулем МК. передачи АКУ 1-му модулю " ми входами первогои второго элементов И, определяется программно. Однако, так как выходыкоторых соединены соотвЕтственно йоследовательность выполнения модулями 25 со входами синхронизации регистров мик-:. МК определяется не только самой коман- роопераций и адреса, выход поля признака дой, но и, в известной мере, реакцией на МК микрокоманды блока памяти микрокоманд объектов управления, сигналами внешних соединен со входом дешифратора; первый логических условий, то момент передачи выход которого соединен с первым прямым АКУ может программно задаваться только на 30 и вторым ийверсным управляющими входам нды какой-то интервал времени рэьоты 1-го и 1-го . Ми коммутатора адреса, вход кода коман ы модулей системы, Таким образом, если 1-й устройства является первым информацион- О-.й) модуль подошел к моменту приема(пе- ным входом коммутатора адреса, старшие редачи) АКУ раньше 1-го (1-го) то он должен разряды выхода которого соединены с соотожидать его готовности. В этом состоянии 35 ветствующими разрядами информационноокидания модуль-прототип простаивает, го входа регистра адреса, второй выхо и рерывая алгоритмы управления своим обь-дешифратора и выход поля микроопераций .д ектом. Потери времени от таких простоев блока памяти микрокомэнд соединены со-.тем более велики, чем более недетермини- ответственно с младшими и старшиМи разрованы ход реализации системой своего уп рядами информационного входа регистра равляющего алгоритма, чем большс микроопераций, младшйй разряд выхода задаваемый интервал"времени для процеду- которого соединен с Я-входом триггера пусры межмодульного взаимодействия, Весь- кэ, старшие разряды выхода регистрамик-ма вероятна, также ситуация, когда 1-ому роопераций являются выходом модулю нужна информация о состоянии 45 микроопераций модуля, выход регистра адобьекта управления 1-го модуля только при реса соединен со входом блока памяти микреализации им одной из альтернативных рокоманд, выход поля кода логических расходящихся) ветвей своего алгоритма, условий которого соединен с адресным вхоВ этом случае; если 1-й модуль реализует дом мультиплексора логических условий,ветвь своего алгоритма, не требующую АКУ 50 вход логических условий устройства и выходот 1-го модуля, )-й модуль в программно за- младшего разряда поля адреса блока памяданном интервале времени ожидания пере- ти микрокоманд соединены соответственнодачи АКУ вообще прождет готовность 1-го со старшими и младшим разрядами информодуля к приему АКУ напрасно, Причем 1-й мационного входа мультиплексора логиче- модуль, пока 1-й ждет его готовности к при ских условий, выход которого и выход ему от него АКУ, не может анализировать старших раЗрядов поля адреса блока памясостояние объекта другого (не 3-го) модуля ти микрокоманд соединены соответственно системы. с младшим и старшим разрядами второгоТаким образом, при реалйзацйи в уп- информационноговхода коммутатораэдреравляющей системе сильносвязэнных мо- саустройства,входмагистральногоэлемен17849431та соединен.с двунаправленной межмодуль- же МК в блоке памяти соответственного моной шиной передачи адреса, дополнитель- дуля является ее адрес. Возможность иденно введены коммутатор управления, тификации адерса МК в других модуляхрегистр сдвига и схема сравнения, причем системы достигается благодаря следующевыход первого элемента И соединен с син му, Между модулями системы организуетсяхровходом регистра сдвига одного из разря- общая шина передачи адреса текущей МК сдов которого соединен с управляющим межмодульным разделением во времени,входом магистрального элемента, выходыКаждый модуль системй поочередно выдаетразрядовсоединеныссоответствующимуп- в эту шину адрес выполняемой им в этом. равляющим входом коммутатора управле момент МКдля нуждостальныхмодулей синия, вйход старшего разряда регистрастемы, Те модули, которымтребуется узнатьсдвига соединен такжесо входом младшего стадию управления и состояние "чужого"разряда регистра сдвига, старшйе разряды объекта, выполняют специальную МК. Ввыхода полей микроопераций и кода логи-формате такой МК предусмотрено поле, опческих условий блокапамяти микрокоманд ределяющее такт работы системы, при котосоединены соответственнос первым вхо- ром в опьсанной шине передачи адреса.дом схемы сравнния, первый выход которой будет адрес текущей МК соответствующегосоединенс первым входомтретьегоэлемен- модуля. Кроме того, в этой же МК предуста И, младшие разряды полей микроопера- матривается поле, в котором записываетсяций и кода логических Условий блока памяти 20 адрес - эталон, сравниваемый с адресом измйкрОкоманд соединены соответственно с межмодульной шины. По результатам этогосоответСтвующими информационными вхо-сравнения рассматриваемый модуль можетдами коммутатора управления, выход кото- судить о стадии управления соответствую. рого соединен с управляющим входом щего другого модуля системы. Для болеесхемь 1 сравнения, двунаправленная шина 25 детального анализа стадии управления и сопередачи адреса является входом-выходомответственно состояния "чужого" объектапередачи адреса устройства и соединена сб может выполняться не одна специальнаявторым информационным входом схемы:. МК, а их последовательность,сравнения, второй выход которой соедийен ;,. На фиг.1 приведена функциональнаяс первым входом четвертого элемента И, 30 схема варианта модульногоустройстав протретий выход дешифратора соедйнен с ин- граммного управления, контроля и отладки;версным с управляющим входом мульти- на фиг,2 - . пример функциональной схемыплексора логических условий и регистра- управляющей системы на базе трех такихмикроопераций, со вторыми входами треть- модульных устройств; на фиг.3 - временнаяегоичетвертогоэлементов.И,выходчетвер диаграмма работы предлагаемого модультого элемента И и младший разряд выхода ного устройства,. коммутатора адреса соединены соответст- Устройство(фиг,1) содержит блок памявенно с первым и вторым входами первого и микрокоманд (БПМ) 1 с полями 1.1 приэлемента ИЛИ, выход которого соедйнен с: . знака микрокоманд (М К). 1.2младшим разрядом информационного вхо микроопераций, 1,3 кода ЛУ, 1.4 адреса, реда регистра адреса, выход третьего элемен- гистры 2 адреса, 3 микроопераций, мультита И и предпоследний Юладший разряд плексор 4 адреса, коммутатеры 5 адреса, 6выхода коммутатора адреса соединены со- управления, регистр 7 сдвига, схему 8 сравответственно с первым и вторым входами " нения,дешифратор 9,триггер 10 пуска, первторогоэлемента ИЛИ, выход которого со .вый 11, второй 12, третий 13, четвертый 14единен с предпоследним младшим разря- "элемен, 17, вход 18 пуска модуля, первыйдом информационного входа регистра " 19, второй 20 входы синхронизации модуля,адерса, выход регистра адерса, соединен с -. входы 21 кода команды, и 22 ЛУ модуля,информационным входом магистрального : . вход-выход 23 шины передачи адреса, выэлемента , 50 ход 24 микроопераций модуля.Сущность изобретения состоит в поеы-. Вход 18 пуска модуля является Я-вхошении быстродействия путем обеспечения дом триггера 10 пуска, выход которого соево можностианализа модулем состояния и динен с первыми входами первого 11 истадии управления объектов других моду- второго 12 элеметов И,первый 19 и второйлей системы без вмешательства в их работу.,55 20 входы синхронизации модуля являютсяТребуемую информацию о стадии управле- соответственно вторыми входами первогония и, соо-ветственно, отекущем состоянии 11 и второго 12 элементов И, выходы котообъекта;ругого модуля, можно получить, рых соединены соответственно со входамиидентифщировав выполняемую этим моду- синхронизации регистров 3 микрооперацийлем мик окоманду (МК). Идент,":фикатором и 2 адреса, выход поля 1.1 признака микро1784943 7 8команды блока 1 памяти МК соединен со операций, с вторыми входами третьего 13 ивходом дешифратора 9, первый выход кото-четвертого 14 элементов И, выход четверто рого соединен с первым прямым и вторым,го элемента И 14 и младших разрядов выхоинверсным управляющими входамйкомму- да коммутатора 5 адреса соединенытатора 5 адреса, вход 21 кода команды мо соответственно с первым ивторым входамидуля является первым информационнымпервого элемента ИЛИ 15, выход котороговходом коммутатора 5 адреса, старшие раз- соединен с младшим разрядом информациряды выхода которого соединены с соответ- онного входа регистра 2 адреса, выходствующими разрядами информационного третьего элемента И 13 и предпоследнийвхода регистра 2 адреса, второй выход де младший разряд выхода коммутатора 5 адшифратора 9 и выход поля 1.2 микроопера- реса соединены соответственно с первым иций. БМП 1 соединейы соответственно с вторым входами второго элемента ИЛИ 16,младшими и старшими разрядами информа- выход которогосоединен с предпоследнимционного входа регистра 3 мйкроопераций, младшим разрядом информационного вхомладший разряд выходакоторого"соединен 15 да регистра 2 адреса, выход регистра 2 адс В-входом триггера 10 пуска; старшие раз- реса соединен с информационным входомряды выхода регистра 3 микроопераций яв- магистрального элемента 17.ляются выходом 24 микроопераций модуля,Рассмотрим функциональное назначевыход"регистра 2 адреса соединенсо вхо- . ние элементов "предлагаемого модульногодом БПМ 1, выход поля 1,3 кода ЛУ которого 20 устройства"управлениясоединен с адресным входом мультиплексо- Блок памяти. микрокоманд (БПМ) 1ра 4 ЛУ,-вход 22 ЛУ модуля и выход младше- представляет собой запоминающее устройго разряда:поля 1.4 адреса соеДИнены ство статического типа, информация на высоответственно со старшими "и."Йладшим ходах которого присутствует в течение всегоразрядом информационного входа мульти времениналичияадреса МК на его выходе.плексора 4 ЛУ, вьиодкоторого и выход стар-БПМ 1 предназначендля хранения коших разрядов поля адреса БПМ 1 дов МК й ймеет четыре выхода.соединены соответственно с младшими и.С выхода поля 1,1 признака МК считыстаршими разрядами второго йнформаци- вается двухразрядный код, определяющийонного входа коммутатора 5 адреса, выход 30 тип выполняемой МК.магистрального элемента 17. соединен с С выхода поля 1,2 микроопераций счидвунаправленной межмодульной шийой пе- тывается кбд микроопераций.редачи адреса, выход первого элемента И С выхода поля 1.3 кода ЛУ считывается11 соединен с синхровкодом регистра 7: кодлогических условий ЛУ),сдвига выход 1-го разряда и остальйых разПрй йыполнейии специальной МК анарядов которого соединены соответственно лиза состояния другого модуля коды с выхо- .суправляющимвходоммагистралЬЙогоэле-" давпблей 1.2 и 1.3 приобретают другое,мента 17 и первыми входами элементов И специальное значение, В старших разрядахкоммутатора 6 управления, выход старшего этих полей в специальных МК записывает-,раэряда регистра 7 сдвига соединен также 40 ся адерс-эталон)-го модуляв сравнении с косо входом младшего разряда "регистра 7 торым будет анализироваться состояние )-госдвига, старшие разряды выхода йолей 1;2 модуля рассматриваемым, Этот код поступаетмикроопераций и 1,3 кода ЛУ БПМ 1 соеди- с соответственных разрядов выхода полей 1,2,нены соответственно с первымвходом схе.3 йа первый информационный вход схемы 8мы 8 сравнения, первый выход которой 45 сравнения. Вмладшихразрядахполей 1.2,1.3соединен с первым входом третьего элемен- форматаспециальной МКзаписываетсядвоичта И 1.3, младшие разряды полей 1.2 микро- ный кодчисла)(номера модуля системы состо- .операций и 1,3 кода ЛУ БПМ 1 соединеньг яние которогоанализируется йри выполнениисоответственно с вторыми входами элемен- данной специальной МК).тов И коммутатора 6 управления, выход ко С выхода поля 1.4 адреса БПМ 1 счйтыторого соединен с управляющим входом вается адрес очередной МК команды (двасхемы 8 сравнения, двунаправленная шина младших разряда его могут быть модифиципередачи адреса является входом-выходом рованы).23 передачи адреса модуляи соединена сРегистр 2 адресапредназначендляхравторым информационным входом схемы 8 55 ненияадресаочереднойМКвовремясчитысравнения, второй выход которого соеди- вания ее из БПМ 1, Запись в регистр 2нен с первым входом четвертого элемента И осуществляется по заднему фронту такто 14, третий выход дешифратора 9 соединен вого импульса гр, поступающего на синхс инверсными управляющими входами ровход регистра 2 с выхода элемента И 12.мультиплексора 4 ЛУ и регистра 3 микроРегистр 3 микроопераций предназна- Число элементов И в коммутаторе 6 на едичен для хранения микрооперационного ко- ницу меньше числа модулей в системе.да и считывания его с выхода 24 модуля на . Регистр 7 сдвига предназначен для выобьект управления. Младший разряд реги- деленияи различения тактов работы шиныстра 3 предназначен для хранения микро 23 передаци адреса системы, Число разряоперации конца работы модуля, Сигнал этой дов регистра 7 оавно числу модулей в сис- .микрооперации поступает на младший раз- теме. Выход последнего разряда регистра 7ряд информационного выхода регистра 3 со соединен с информационным входом (вховторого выхода дешифратора 9 и считывает- дом младшего разряда) регистра 7. При прися с младшего разряда выхода регистра 3 на 10 ведении модуля в исходное состояние в 1-йЯ-вход ЯЯ-триггера 10 пуска. Запись в ре- разряд регистра 7 записывается "единица"гистр 3 осуществляется по заднему фронту (-номер соответствующего модуля в систетактового импульса х, поступающему на ме). (Цепь установки исходного состояниясинхровход регистра 3 с выхода элемента И для простоты на фиг.1 условно не показана),11, При этом на инверсном управляющем 15 Запись и сдвиг "единицы" в регистре 7 провходе регистра 3 должен отсутствовать еди- изводится по заднему фронту тактового им- .ничный сигнал признака специальной МК спульса х 1 на синхровходе регистра 7 стретьего выхода дешифратора 9. Этот сиг- выхода элемента И 11, "Единица" на )-мнал запрещает запись в регистр 3. выходе регистра 7 позволяет идентифициМультиплексор 4 ЛУ ггредназначен для 20 рбватьмоментнахождЕниявобщейсистем-модификации младшего разряда адресного . ной шине 23 передачй адреса адресногокода с выхода поля 1,4 БПМ 1 при выполне-. кода текущей МК в)-м модуле системы. Кронии модулем МК ветвления, Мультиплексор ме того, "единица", в 1-м разряде регистра 7,4 осуществляет-передачу на свой выход со служитдля разрешенйя передачи в шину 23своего информационного входа, либо значе системы адреса текущей МК в рассматривания ЛУ со входа 22 ЛУ модуля (при выполне-. емом 1-м модуле, Сигнал с выхода этого разнии МК ветвления), либо сигнала младшего. ряда управляет работой магистральногоразряда выхода поля 1.4 адреса БПМ 1 (при элемента 17, который по этому сигналу провыполнении линейной МК) Сигнал младше- пускает адресный код текущей МК с выходаго разряда выхода поля 1.4 БПМ 1 переда регистра 2 адреса в шийу 2 Щ передачи адется на выход мультиплексора 4 ЛУ по .реса. Приотсутствииединичногосигналананулевому коду с выхода поля 1.4 кода ЛУ на управляющем входе магистрального элеадресном входе мульти 11 лексора 4 Мульти-, мейта 17 еговыход находится в высокоимплексор 4 ЛУ функционирует только при от- - :. педайсном состоянии,сутствии йа его инверсном управляющем 35: Схема 8 сравнения предназначена длявходе единичного сигнала признака специ-: сравнейияадреса текущей МК в)-м модулеалвной МК. При таком сигнале на выходе садресом-эталономврассматрйваемоммомультиплексора 4 ЛУ всегда нулевой. сигнал.дуле, Схема 8 как и коммутатор 6 ее управКоммутатор 5 адресапредназйачендляленйя работает непрерывно, однакокоммутацииадресаочередной МК;Приеди-. 40 сигналы на ее выходах .имеют значениеничном сигнале на прямом и инверсном уп-" только при выполнении рассматриваемымравляющих входах коммутатора 5 на его : модулем специальной МК анализа состоявыход будет поступать код команды. со вхо- ния )-го модуля. 3 этом случае на первыйда 21 модуля; Если же этот сигнал нулевой, информационный вход схемы 8 поступаетто на вход коммутатора 5 будет поступать 45 адрес-эталон с выхода старших разрядовадресный код очередной МК с его вторОгополей 1.2, 1.3. На управляющий и второйинформационного входа(т,е. с выхода муль- - информационныйвходы схемы 8 в моменттиплексора 4 ЛУ и старших разрядов выхода нахождения в шине 23 системы адреса текуполя 1,4 адреса БПМ 1), щей МК 3-го модуля поступают соответст 50 венно единичный сигнал с выходаКоммутатор 6 управления предназна- коммутатора 6 рассматриваемого модуля ичен для определения момента нахождения: адрес текущей МК с выхода регистра 2 )-гов шине 23 передачи адреса системы адрес- модуля.ного кода текущей МК того модуля, сос 1 оя- Если адрес текущей МК в )-м модуление которого. анализируется в модуле 55 большеадреса-эталонаврассматриваемом,рассматриваемом. Сигнал с выхода комму- то схема 8 формирует единичный сигнал нататора 6 принимает участие в работе модуля . своем первом выходе. Если адрес текущейтолько при выполнении им специальной МК МК в)-м модуле совпадает с адресом-эталоанализа состояния других модулей системы, ном в рассматриваемом, то схема 8 формирует единичный сигнал на овоем втором вы- . коммутатора 5 адреса. По этому сигналуходе, Схема 8 сравнения функционирует коммутатор 5 пропускает на информационтолько при наличии единичного сигнала на . ный вход регистра 2 код первой команды со ее управляющем входе с выхода коммутато- входа 21 модуля.раб, 5 . Переход модуля в рабочее состояниеДешифратор 9 предназначен для фор- осуществляется сигналом "Пуск", который в мирования сигналов конца команды, конца, виде короткого импульса поступает со входаработы модуля и признака специальной МК 8 модуля на единичный 3-вход ЯЯ-триггераанализа Состояния )-го модуля системы. 10 пуска, Триггер 10 переходит при этом вСигйал конца команды формируется на пер единичйое состояние разрешая прохождевом выходе дешифратора 9 по коду "1,0" на ние тактовых импульсов г 1 и т 2 соответстего выходе. Сигнал конца работы модулявенно с первого 19 и второго 20 выходовформируется на втором выходе дешифрато- синхронизации модуля через элементы Ира 9 по коду "0,1" на его входе, Сигнал при-; 11, 12.знака специальной МК формируется на 15:С выхода элемента И 11 импульсытретьем выходе дешифратора 9 по коду г 1 поступаютнасинхровходрегистраЗмик"1.1" на его входе.: . ,д .рооперации, куда по их заднему фронту до 1В-триггер 10 пуска предназначен для постуления в модулькода команды будетзапиперевода модуля из исходного состояния всываться нулевой кодс выхода поля 1.2 БПМрабочее, Триггер 10 переходИг в едйничное 20 1 нулевой МК, Кроме того, импульсы т 1 посостояние по сигналу пуска, поступающему; ступают с выхода элемента И 11 на сийхровв виде импульса на вход 18 модуля 3-вход ход регистра 7 сдвига. Р г 7триггера ), нулевое состояние триггерописанного:ранее алгоритма Своей работытдвигать единицу изсвоегомлад 10 переходит по сигналу конца команды,:начинаетдвигать "единипоступающему на его й-вхОд с выхода млад шего разряда, При поступлении на вход 21шего разряда регистра 3 микроопераций. кода команды, позаднему.фронтуимпульсаЕдйничйййсигнал с выхода ЙЯ-триггера 10 т 2 свыходаэлеме И 14разрешает похождение через элементы И ве адреса пе О- МК2 выходаэлемента этоткодвкачеста , .ве ад еса первой МК первой команды запи,12 тактовых импУльсов г 1 и т 2 длЯ синх-: сываетс 2 Пронизации работы элементов модуля: 30 МК будет лине . 8 1.1, 1.3сывается в регистр .адреса. Пусть перваяЭлементы И 13, 14 служат для запира- этом записань н, удет линейной. полях 1.1, 1.3 приния сигналов с выхода схемы 8 сравнения. ,вом выходе де ф 9этом записанынулевые коды. Тогда на пер,вом выходе дешифратора 9 сигнал концакоманды исчезает, на выходе мультйплексоЭлементы И 13, 14 открываютсясигналом- команды йсчезЭ тпризнйка специальной МК с третьего выхо- .:ра 4 ЛУ поступаетни и,- ра поступает сигнал с младшего разряЭлемейты ИЛИ 15, 16 предназначены Коммутатор 5 по н л вдля модификации двух младших разрядов первого выхода дешифратора 9 пропускаетадреса очередной МК при выполнении мо-- на информационный вход регйстра 2 адрес 1-гом дуля. , 40 саБПМ 1 йвыходамультиплексора 4 ЛУ 4 На "Рассмотрим работу предлагаемого Мо-первых входахэлемент в ИЛИ 15 16дуо ус роиства в составе управляю:-лы нулевые;т,к. на входах элементов Й 13, щей системы.щей сис ем ., 14 йет единичного сигнала с третьего выхоВ исходном состоянии системы генера- да дешифратора 9). Таким образом,при вытор 25 тактовых импульсов вырабатывается 45 полнейиилийейной МК. ч 1 Кд х следовательности сдви- полностью определяется адресным кодом снутыхотносительнодругдругатактовыхим-выхода 1.4 адре а БПМ 1 Пу в. е элементы памяти модуляв тактовому импульсу й 1, в регистр 3 с выходаисходном состоянии; кроме регистра 7 сдви- оля 1 ъ БПМ 1дуля По. ОвРедномУ та, овому ипУльсУг в реср засаетс адрес очередтолько адшйй разряд оля 1.1 призна а 55реализуется модулем также как и линейная"0 1" вихо а пойя 1 1 ВПМ 1 ешиф ато9 формруе Насвоем первом выхо е е и- др " реднои МК В младничный сигнал конца команды, который по- ветвления всегда "ноль", а в поле . коступает на управляющие входытого ЛУ, которое проверяется при данном 173-го.модуля, Возможны следующие вэриветвлении алгоритма работы модуля. Этот анты модификации адреса МК, следующей код ЛУ поступает на адресный вход мульти- за специальной МК,плексора 4 ЛУ. Мультиплексор 4 по этому 1). Модификация адреса производится, коду пропускает на свой выход в качестве 5 если адрестекущей МКв 3-ммодулебольше младшего разряда адреса очередной МК . или равенадресу-эталойувмодуле.анализисигнал требуемого ЛУ со входа 22 ЛУ моду- рующем состоянйе 3-го модуля. В этом слуля. чае последние два разряда адресаВыполнение модулем остальных линей- специальной МК программируютСя нулевыных МК и МК ветвления аналогично рвали ми, т,е, на вторых входах элементов ИЛИ 15, .зации МК, описанных выше. ";16 при выполнении специальной МКаналиНезэвисимо от того какая МК реализу- за состояния 3-го модуля будут нулевые сигетсяв 1-ммодуле,припоявлениипозаднему налы, Сигнал признака специальной МК фронту очередного импульса т 1 на 1-м вьхо- третьего выхода,дешифратора 9 открывает де регистра 7 единичного сигнала открыва элементы И 13, 14 для обоих сигналов с ется магистральный элемент 17 и адрес выходов схемы 8 сравнения. Таким обраочередной МК, реализуемой в 1-м модуле, с зом. а) если текущий адрес в 3-м модуле выхода регистра 2 поступает в шину переда- будет меньше адреса-эталона, то младшие чи адреса системы. По очередному тактово-: разряды аДреса очередной МК в рассматриму импульсу. т 1 регистр 7 сдвигает 20 ваемом модуле тоже будут нулевыми, и по "единицу" в (г+1)-й разряд, магистральный очередному импульСу т 2 в регистр 2 запиэлемент 17 закрывается., " шется" немодифицированный адрес с выхоПри необходимости (-му модулю про- да поля 1.4 БПМ 1(им может быть снова МК анализироватьдля продолжения своей ра- анализа состояния 3-го модуля); б) если сравботы состояние 3-го модуля он .реализует 25 ниваемые адреса в схеме 8 совпадут, то специальную МК анализа адреса очередной младший разряд адреса очередной МК в МК в 3-ом модуле. В поле 1.1 этой МК запи- рассматриваемом модуле модифицируется сан код "1.1", по которому возбуждается. из нулевого в единичный, по очередному третий выход дешифратора 9. Сигнал с этого импульсу г 2 в регистр 2 запишется адрес на выходазапрещает работу мультиплексора 4, 30 единицу больший адреса записанного в по- ЛУ и регистра 3 микроопераций. Таким об-. ле 1.4 адреса специальной МК; в) если адрес разом при выполнении специальной МК текущей МК 3-го модуля больше адреса этамладший разряд адресного кода на выходе лона, то модифицируется предпоследний коммутатора 5 адреса всегда будет нуле- младший разряд адреса, в регистр 2 поочевым, а в регистр 3 запись с выхода поля 1,2 35 редноглу импульсу т 2 запишется адрес на микроопераций не происходит, Поля.1.2 и . два б;,льш,й адреса, записанного в поле 1.4 1;3 в формате специальной МК обьединяют-. адреса сп циальной МК.ся(значение разрядов этого объединенного 2). Модификация адреса производится поля см. в разделе статики). С выхода этого только если адрес текущей МК в 3-м модуле поля на первый вход схемы 8 сравнения 40 созпад: ет" адресом-эталоном в рассматрипоступает адресный код-эталон, который,ваемом, Модификация предпоследнего должен быть сравнен с текущим адресом млэдшегэ разряда адреса о очередной МК . МК,выполняемой 3-м модулем. На, вторые элементом ИЛИ 16 исключается тем, что входы элементов И коммутатора 6 поступа- предпоследний младший разряд адреса ет унитарный код 3-го модуля ("единица" в 45 специ;,льной МК при таком варианте анали-м разряде), По этому коду коммутатор.6 зэ со таяния 3-го модуля программируется формирует на своем выходе единичный сиг- единичным.налтолько при единичном сигнале на 3-и . 3). Модификация адреса специальной выходе регистра 7 сдвига. При единичном . МК происходит если адрес текущей МК 3-го сигнале на 3-х выходах регистров 7 сдвига 50 модуля большеадреса-эталона в рассматримодулей системы магистральный элемент ваемом, В этом случае единичным програм открыт только в 3-м модуле. Таким обра- мируется младший разряд адреса в поле 1.4 зом коммутатор 6 при выполнении специ- специальной МК. Модификация адреса элеальной МК анализа состояния 3-го модуля ментом ИЛИ 15 благодаря этомуисключэетформирует единичный сигнал, разрешаю ся,щий работу схемы 8 срэвнния, только при При выполнении модулем последней наличии на втором информационном входе МК команды с выхода поля 1,1 БПМ 1 сцитысхемы 8 адресного кода текущей МК в 3-м вается код "1,0", по которомудешифратор 9 модуле с выхода магистрального элемента формирует на своем первом выходе сигналконца команды. По этому сигналу коммута- с Й-входом триггера пуска, старшие разряды. тор 5 адреса пропускает на вход регистра 2 выхода регистра микроопераций являются.в качестве адреса очередной МК код новой выходом микроопераций устройства, выход .команды со входа 21 кода команды модуля. регистра адерса соединен с входом блока Если код новой команды еще не поступал, 5 памяти микрокоманд; выход поля кодалогито в регистр 2 по очереднбмуймпульсу ческихуСловийкоторого соединен с адрес-.т 2 запишется нулевой код и модуль перей- нйМ входом мультиплексора логических: детвисходное состояние ожиданйя кода условий, выходлогических.условий устрой- команды: .: :. : . -.". . . ства и выход младшего Разряда поля адреса.При- выполнении модулем поСледней 10 блока памяти микрокоманд соединены со- МК последней команды с выхода поля 1,1. ответственйоСо старшими и младшими раз- БПМ 1 считывается код "0,1", покоторому рядами информационного .входа дешифратор 9 формирует на своем втором" мультиплексора логическихусловий, выхОдвыходе сйгнал конца работы, По бчередно- которого и" выход старших разрядов поля: муимпульсу т 1 в регистр 3 микроопераций 15 адреса блока памяти микрокоманд соединезаписывается последнйй микрооперацион- ны соответСтвеннос младшим и стараими ный код и сигнал конца работыСо второгоразрядайи"второго информационного"входа выхода дешифратора 9. Затем, с"выхода ре-,: коммутатораадреса,выход магистрального гистра 3 последний микрооперационный элемента соедийен с:двунаправленной межкод считывается на выход 24 микроопера модульной шиной передачи адресаустройций модуля, а сигнал конца работы обйуляет."с 1 ва, Отл."ич аю ще е с я тем; что, с целью ВЯ-триггер 10 пуска, Элементы И 11; 12 за-" повйшения быстродействия, дополнителькрываются, тактовые"импульсы "т 1 ц 2 в мо- но содержит коммутаър управления; ре. дуль не попадают, модуль заканчивает",гистр-"сдвигаи схему сравнейия; причЕм работу;. ": . ". "-. :" - 25: выхбд.первогоэлемента И соединен С синх-"Ф о р м у л а и з о б ре т е н и я .- . ".Ровходомрегйстра сдвига, выход одного"из устройство для программйого"управце-РазРМдовсоедийен с управляйщим входом ния и контроля; содержащее блок йамяти . магистрального элемента, а выходы остальмйкрокоманд, регистры адреса и микрьопе-: ных разрядов.соединены С соответствуараций мультиплексор логических условий, 30 щим управЖюцим входом коммутатора коммутатор адреса, дешифратор, трйггер упРавления выход старшего разряда реги- пуска, первый, второй, третий; четвертый: страсдвйга соедйнен также со входом млад- элементы И, первый и второй злемеиуы щего разряда регистра.сдвига старшие .ЙЛИ, магистральный элемент, -вход"триг- Разряды выхода полей микроопераций и когера пуска является входом пуСка "устройст да логическихусловий блока ггамяти микро- ." .ва, выход триггера пускасоединен с:. - "команд соединены соответственно с первыми входами первого и второго эле-первым входом схемы сравненйя; первый ментов И, первый и второй входы синхрони-выход котоРой сбединен с первымвходом , зации устройстваявляются соответСтвенно " третьего"элемента И; младшие разряды по-, вторыми входами первого и второго элемен лей микрсюпераций и кода логических усло- .тов И, выходы которых соедин 6 нысобтвет- вий блока йамяти микрокоманд соединены ственно с- входамисйнхронизации- соответственно с соответСтвующимиин- регйстроВ микроопераций и адреса; выход Формацйонйймивходамй коммутатора уп-поля признака микрокоманды блокапамяти . Равлейия, выход" которого соединен:с микрокоманд соединен с входомдешифра управляющим входом схемы сравнения, тора, первйй выход которого соединЕн с Авунаправленнзяшинапередзчиадресаяь- первым прямым и вторым инверсным уп. ляетсявход 6 м-выходомпередачиадресаусравляющими входами коммутатора адреса, тРойства" и соедийена свторым,.вход кода команды устройства является инфбРмационнымвходомсхемысравйения, первым информационнь м входомкоммута второй выход которой соедийен с первым тора адреса, старшие разрядИ выхода кото- входом четвертогоэлемента И, третии вы-рого соединены с соответствующими: . ходдешифратора соединен с инверсными разрядами йнформацйонного входарегист-. " управляющими:входами мультиплексора ра адреса, вгорой выход дешифратораивы- логических условий и региСтра микроопераход ноля микроопераций блока памяти 55 ций,"с вторыми входами третьегои четвермикрокоманд соединенысоответствейно с того элементов И, выход четвертого .младшим и стафними разрядами информа- элемента И и младший разряд выхода комму- цибнного входа регистра микроопераций, татора адреса соединены соответствейнбс . младший разряд выхода которого соединен первым и вторым входами первого элементаИЛИ, выход которого соединен с младшимразрядом информационного входа регистра адреса, выход третьего элемента И и предпоследний младший разряд выхода коммутатора адреса соединены соответственно с первым и вторым входами второго элемента 5Р ИЛИ, выход которого соединен с предпоследним младшим разрядом информационного входа регистра адреса,выход регистра адреса соединен с информационным входом магистрального элемента,