Запоминающее устройство

(51)5 6 1 С)ПИСА К АВТОРСКО ИЕ ИЗС)БРЕТЕ ВИДЕТЕЛЪСТВУ работы накопителеи на магнитных дисках. Цель изобретения - повышение быстродействия. Запоминающее устройство содержит блок сопряжения 1, регистр 3 команд и состояния, регистр 2 данных, блок 6 управления, блок 5 выдачи ответа и накопитель 4, В устройство вводят дешифратор окончания цикла, Повышение быстродействия обеспечивается благодаря взаимодействию функциональных узлов устройства с магистралью. Устройство готово к очередному циклу обмена либо по окончании текущего цикла блока управления, либо сразу же по обращению к регистру команд и состояния синхронно с управляющими сигналами магистрали. 6 ил., 2 табл. СФ ИУ,ч Вдод Н ВыбодН СОВ Н ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(71) Московский институт электронной техники(56) Лукьянов Д.А. Электроника 256 К,-Эмулятор диска для комплекса на основе микроЭВМ "Электроника" и ДВК, /Микропроцессорные средства и системы, 1986, гв 2, с,62,Авторское свидетельство СССР М 1243033,кл, О 11 С 11/00, 1984.(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и предназначено для эмуляции 1718222 А1718272 апись В РИС Н Запись д РД Н Чт ение из РлГ Фиг,5 ДЯ ан с нгг с= Лг оставитель Л. Буркаехред М.Моргентал Редактор Н, Бобкова рректор Л. Бескид Заказ 885 ВНИИПИ Г Тираж Подписноественного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5 оизводственно-издательский комбинат "Патент", г, Ужго.Гагарина, 101 Обращенур Обращенк гуинЗапись н СНЯВ 8 Обраиг ение к ОКНУ Н ЮЮРащение б кпюатеВ ф Заиисьгт Е РЯ ЮВыйо 6 Н нк егеи аниеЖ-Гц иСнП Н алиса О РА НЧтение иэ РД НИзобретение относится к вычислительной технике, в частности к запоминающим устройствам, и предназначено для эмуляции работы накопителей на магнитных дисках,Оперативные запоминающие устройства, эмулирующие работу накопителей на магнитных дисках (электронные квазидиски), существенно повышают производительность микроЭВМ, оснащенной гибкими магнитными дисками в качестве внешней памяти, позволяют уменьшить износ магнитных носителей и, следовательно, увеличить надежность работы микроЭВМ.Известны устройства, которые могут эмулировать работу накопителей на магнитных дисках. Эти устройства позволяют повысить производительность микроЭВМ, имеют значительный объем памяти и эффективные способы адресации (метод "окна"). Однако, значительные габариты и высокое энергопотребление ограничивают их применение в составе микроЭВМ.Известно устройство, содержащее магистральные приемники, устройства обмена информацией, селектор адреса, узел регенерации и управления, блок дешифрации кода операции, регистр номера дорожки и сектора, перкодировщик, схему контроля на нечетность, регистры ошибок, регистр адреса вектора прерываний и накопитель.Недостатком указанного устройства является малое быстродействие, ограниченное пропускной способностью интерфейса накопителя на гибких магнитных дисках (ГМД 7012).Известно также устройство, содержащее приемопередатчики магистрали, дешифратор адреса ОЗУ, регистры состояния ОЗУ, генератор паритета, устройство контроля паритета, выходной регистр-защелку, селектор выбора ОЗУ, регистр-мультиплексор адреса, приемопередатчики сигналов управления, устройство записи, чтения и выработки временных интервалов, устройство регенерации и накопитель.Недостатком данного устройства является невозможность применения эффективного метода адресации (метод "окна" ).Наиболее близким по технической сущности и достигаемому результату к предлагаемому является устройство, содержащее накопитель, регистр данных и блок управления, причем входы и выходы регистра данных, входы и выходы первой группы блока управления являются одними из информационых и адресных входов и выходов устройства, другими информационными входами и выходами которого являются информационные входы и выходы накопителя,а тактовыми входами - входы синхронизации блока управления, одни из выходов первой группы которого соединены соответственно с первым управляющим 5 входом регистра данных, одними из управляющих и адресных входов накопителя, регистр команд и состояния, блок выдачи ответа, формирователь одиночных импульсов, элемент НЕ, накопительный элемент и 10 ограничительный элементпричем первыйвыход формирователя одиночных импульсов подключен к входу элемента НЕ, второй выход - к первому выводу накопительного элемента, а третий выход - к второму выво ду накопительного элемента и первому выводу ограничительного элемента, входы регистра команд и состояния подключены к одним иэ входов регистра данных, выходы регистра команд и состояния соединены с 20 входами второй группы блока управления,первый управляющий вход регистра команд и состояния подключен к первому входу синхронизации блока управления, первый и второй выходы блока выдачи ответа соеди нены соответственно с вторым управляющим входом регистра команд и состояния, одним из входов третьей группы блока управления и вторым управляющим входом регистра данных, входы блока выдачи отве та подключены к одним из выходов второйгруппы блока управления, другие выходы второй группы которого соединены соответственно с третьим управляющим входом регистра состояния, прямым и инверсным 35 входами формирователя одиночных импульсов, другие адресные входы накопителя подключены к другим выходам первой группы блока управления, вход сброса которого соединен с выходом элемента НЕ, одни из 40 выходов регистра команд и состояния являются другими адресными выходами устройства, установочные входы регистра команд и состояния и другие входы третьей группы блока управления являются управляющими 45 входами устройства, выходы с второго пошестой блока выдачи ответа и другие выходы регистра команд и состояния являются управляющими выходами устройства, второй вывод ограничительного элемента и 50 вход стробирования формирователя одиночных импульсов являются входами питания устройства, Блок выдачи ответа содержит элементы И с первого по пятый, элементы ИЛИ и элементы И-НЕ, причем 55 первый вход первого элемента И соединенс первыми входами второго и четвертого элементов И, вторыэ входы которых подключены соответственно к выходу первого элемента И-НЕ и выходу третьего элемента И, первый вход которого соединен с выхо510 15 дом второго И-НЕ, первый вход которого подключен к выходу первого элемента ИЛИ, первый вход которого является первым входом блока, вторым входом которого являются первые входы первого элемента И-НЕ; пятого элемента И и второй вход первого элемента ИЛИ, третьим и четвертым входами блока являются соответственно первый вход первого элемента И, вторые входы элементов И-НЕ и пятого элемента И, входами с пятого по десятый блока являются соответственно второй вход первого элемента И и первый вход второго элемента ИЛИ, второй вход третьего элемента И, третий вход первого элемента И, второй вход второго элемента ИЛИ, третий вход третьего элемента И и третий вход второго элемента И, выходами блока с первого по шестой являются соответственно второй выход третьего элемента И, выходы первого и четвертого элементов И, выходы второго элемента ИЛИ второго и пятого элементов И,Однако этому устройству присущ ряд недостатков, Во-первых, недостаточное быстродействие, Формирование некоторых управляющих сигналов, например сигнала КЭС, осуществляется ждущим мультивибратором, Последний вырабатывает импульс длительностью гарантированно превышающий длительность переходных процессов в накопителе. Поскольку длительность переходных процессов в накопителе зависит от внешних условий, например от температуры, то длительность импульса выбирается по наихудшему случаю с не всегда оправданным запасом, Таким образом, сам принцип схемотехнической реализации данного устройства предусматривает снижение быстродействия.Целью изобретения является повышение быстродействия,Для этого в запоминающее устройство. содержащее регистр команд и состояния, регистр данных, блок управления, блок выдачи ответа, накопитель и блок сопряжения, адресные входы первой группы которого соединены с информационными входами-выходами регистра данных, информационными ьходами-выходами регистра команд и состояния и являются адресными и информационными входами-выходами устройства, адресные выходы блока сопряжения соединены с адресными входами накопителя, первый и второй входы блока сопряжения являются соответственно входом синхронизации уст- ройства и входом выбора устройства, первый и второй входы блока выдачи ответа являются соответственно входами ввода и вывода устройства, первый, второй. третий 20 25 30 35 40 45 50 55 и четвертый выходы блока управления соединены соответственно с входом выборки строк, входом задания режима, первым и вторым входами выборки столбцов накопителя, третий выход блока выдачи ответа является выходом синхронизации устройства, введен дешифратор окончания цикла, адресные входы второй группы блока сопряжения соединены с выходами группы регистра команд и состояния, пятый, шестой и седьмой входы блока сопряжения соединены с пятым. шестым и седьмым выходами блока управления соответственно, третий вход блока сопряжения соединен с первым выходом регистра команд и состояния, первый выход блока сопряжения соединен с третьим входом блока выдачи ответа, второй выход блока сопряжения соединен с входом обращения блока управления и первым входом дешифратора окончания цикла, третий выход блока сопряжения соединен с четвертым входом блока выдачи ответа, четвертый и пятый выходы блока сопряжения соединены с вторым и третьим входами дешифратора окончания цикла соответственно, входы-выходы второй группы регистра данных соединены с информационными входами-выходами накопителя, второй выход регистра команд и состояния соединен с входом задания режима блока управления, входы чтения и записи блока управления соединены соответственно с первым и вторым выходами блока выдачи ответа и четвертым и пятым входами дешифратора окончания цикла, восьмой выход блока управления соединен с пятым входом блока выдачи ответа. девятый выход блока управления соединен с вторым входом управления записью регистра данных, первый выход дешифратора окончания цикла соединен с входом управления записью регистра команд и состояния. третий выход дешифратора окончания цикла соединен с четвертым входом блока сопряжения, второй выход дешифратора окончания цикла соединен с первым входом управления записью регистра данных. четвертый выход дешифратора окончания цикла соединен с входом задания режима регистра данных, пятый выход дешифратора окончания цикла соединен с входом задания режима регистра команд и состояния.В предложенном устройстве осуществляется асинхронный обмен между магистралью и блоком управления и синхронный обмен между магистралью и регистром команд и состояния. Устройство готово к очередному циклу обмена либо по окончании текущего цикла блока управления, либо сразу же по обращению к регистру команд исостояния синхронно с управляющими сиг- чтения последнего подключен к первому выналами магистрали. В отличие от известно- ходу блока 5 выдачи ответа и четвертомуго устройства, где готовность устройства к входу дешифратора 7 окончания цикла.му циклу обмена определяется дли- Вход записи блока 6 соединен с вторымтельностью импульса на выходе ждущего 5 выходом блока 5 и пятым входом д фрмультивибратора, в предложенном устрой- тора 7. Выходы с первого по четвертый блостве готовность устройства к новому циклу ка 6 управления связаны соответственно соп ределяет дешифратор окончания цикла, входом выборки строк, входом задания рекикоторый позволяет повысить быстродейст- жима, первым и вторым входами выборвие, исключает ложные срабатывания, 10 столбцовнакопителя 4. Восьмой выходблоуменьшает зависимость от внешних деста- ка 6 соединен с пятым входом блока 5, абилизирующих факторов, девятый выход блока 6 - с вторым входомНа фиг,1 дана структурная схема управления записью регистра 2 данных.предлагаемого устройства; на фиг.2 - 5 Первый выход дешифратора 7 окончанияфункциональные схемы наиболее пред цикла подсоединенсвходомуправления започтительных вариантов выполнения писью регистра З,третий выходдешифратоблока сопряжения, блока управления, ра 7 с четвертым входом блока 1, второйблока выдачи ответа и дешифратора выход дешифратора 7 - с первым входомокончания цикла, на фиг, 6 - временная управления записью регистра 2 данных, четиаграмма работы устройства. 20 вертый выход дешифратора 7 - с входомЗапоминающее устройство (фиг.1) со- задания режима регистра 2 данных, пятыйержит блок 1 сопряжения, первая группа выход дешифратора 7 - с входом заданияадресных входов которого соединена с ин- режима регистра 3 команд и состояния, Треформационными входами-выходамирегист- тий выход блока 5 выдачи ответа являетсяра 2 данных, информационными 25 выходом синхронизации устройства.входами-выходами регистра 3 команд и со- Блок 1 сопряжения (фиг,2) содержитстояния и являются адресными и информа- элемент НЕ 8, вход которого является перционными входами-выходами устройства. вым входом блока, а выход соединен с вхоВторая группа адресных входов блока 1 со- дом синхронизации регистра 9пряжения связана с группой выходов реги стробирования управляющих сигналов, вхост а 3 команд и состояния. Адресные дом элемента НЕ 10 и является пятым выхостра команд и совыходы блока 1 сопряжения соединены с дом блока, регистр адрет 11 а еса, входыадресными входами накопителя 4. Первыйи которого соединены с первой группой вховторой входы блока 1 сопряжения являются дов дешифратора 12 адреса, входами элесоответственно входом синхронизации уст мента 8 И-НЕ 13 и являются адреснымиройства и входом выбора устройства. Входы входами блока, счетчик 14, вход синхрониввода и вывода устройства подсоединены с зации которого является пятым входом блопервым и вторым входами блока 5 выдачи ка, мультиплексор 15, первая группа входов11ответа. Пятый, шестой и седьмой входы бло- которого подключена к выходам регистрака 1 сопряжения связаны с пятым, шестым 40 адреса, а вторая группа входов которого - ки седьмым выходами блока 6 управления выходам счетчика 14, третья группа входовсоответственно. Третий вход блока 1 сопря- является второй группой адресных входовения подключен к первому выходу регист- блока, а выходы являются адресными выхора 3 команд и состояния. Первый выход дами блока, группу элементов ИЛИ 16-19,блока 1 сопряжения соединен с третьим 45 первые входы которых подключены к выховхходом блока 5 выдачи ответа, а второй вы- ду элемента НЕ 10, а вторые входы к соотход блока 1 - с первым входом блока 6 ветствующим выходам регистрауправления и первым входом дешифратора адресные входы мультиплексора 15.являют 7 окончания цикла, который выполняет ло- ся шестым и седьмым входами блока. Втогическую функцию, заданную табл.1. 50 рой вход дешифратора 12 адреса являетсяТретий выход блока 1 соединен с чет- третьим управляющим входом блока, тревертым входом блока 5 выдачи ответа, чет- тий вход дешифратора 12 соединен с выховертый выход блока 1 - с вторым входом дом элемента 8 И-НЕ 13. Вход управлениядешифратора 7, пятый выход блока 1 - с дешифратора 12 является вторым управлятретьим входом дешифратора 7. Вторая 55 ющим входом блока, Дешифратор 12 адресагруппа входов-выходов регистра 2 данных реализует логическую функцию, заданнуюсоединена с информационными входами- табл.2,выходами накопителя 4. Второй выход реги- Выходы элементов ИЛИ 16-19 являютсястра 3 команд и состояния связан с входом первым, вторым, третьим и четвертымвыхозадания режима блока 6 управления, вход дами блока соответственно.10 20 25 30 35 40 50 55 Блок 6 управления (фиг.З) содержит генератор 20 тактовых импульсов, выход которого соединен с входом синхронизации сдвигового регистра 21, делитель 22 частоты, вход которого подключен к второму выходу сдвигового регистра 21. Третий выход последнего подключен к входу синхронизации триггера 23, четвертый выход - к первому входу элемента И-НЕ 24, пятый выход -к первому входу элемента И-НЕ 25 и является шестым выходом блока, шестой выход - к первому входу элемента И-Н Е 26, девятый выход - к входу сброса сдвигового регистра 21. Первый, седьмой и восьмой выходы регистра 21 не задействованы. Входом обращения блока 6 является второй вход элемента ИЛИ-НЕ 27, который соединен с первым входом элемента ИЛИ-НЕ 28. Вхо. дом задания режима блока 6 является адресн ый вход деш ифратора 29. Входами чтения и записи блока 6 являются соответственно второй вход элемента ИЛИ-НЕ 28 и первый вход элемента ИЛИ-НЕ 27. Выход последнего соединен с первым входом элемента ИЛИ 30 и вторым входом элемента И-НЕ 25. Выход элемента ИЛИ-НЕ 28 соединен с вторым входом элемента ИЛИ 30, выход которого связан с входом сброса триггера 31 и первым входом элемента ИН Е 32. Выход элемента И-НЕ 26 соединен с входом управления дешифратора 29, входом синхронизации тоиггера 31 и является девятым выходом блока управления. На информационный вход триггера 31 подается сигнал логической "1". Инверсный выход триггера 31 связан с вторым входом элемента И-НЕ 32 и является восьмым выходом блока. Выход блока И-НЕ 32 подсоединен с информационным входом триггера 23. Установочный вход последнего подключен к выходу делителя 22 частоты, второму входу элемента И-НЕ,ЗЗ и является пятым выходом блока. Прямой выход триггера 23 соединен с первым входом элемента И-НЕ 33, а инверсный выход триггера 23 - с вторым входом элемента И-НЕ 26 и является седьмым выходом блока. Выход элемента И-НЕ 33.соединен с вторым входом элемента ИНЕ 26, Выходы элементов И-НЕ 24 и 25,первый и второй выходы дешифратора являются первым, вторым, третьим и четвертым выходами блока.Блок 5 выдачи ответа (фиг.4) содержит шесть элементов И 34-39; первым входом блока является вход элемента И 34, выход которого соединен с первым входом элемента И 38 и является первым выходом блока. Вторым входом блока является первый вход элемента И 35, выход которого связан с вторым входом элемента И 39 и является вторым выходом блока. Третьим входом блока является первый вход элемента И 39. который подключен к второму входу элемента И 38, Пятым входом блока является первый вход элемента И 37. Четвертым входом блока является второй вход элемента И 34, который соединен с вторыми входами элементов И 35 и 36. Третьим выходом блока является выход элемента И 36. Выходы элементов И 39 и 38 соединены с третьим и вторым входами.элемента И 37 соответственно, выход которого подключен к первому входу элемента И 36.Дешифратор 7 окончания цикла (фиг.5) содержит пять логических элементов 40-44, первый вход логического элемента 40 соединен с первыми входами логических элементов 41-44 и является первым входом дешифратора 7, второй вход логического элемента 40 - с вторыми входами логических элементов 41-44 и является вторым входом дешифратора 7, третий вход логического элемента 40 - с третьими входами логических элементов 41 и 42 и является третьим входом дешифратора 7, четвертый вход логического элемента 40 - с четвертыми входами логических элементов 41 и 42 и является пятым входом дешифратора 7 окончания цикла, Третий вход логического элемента 43 соединен с третьим входом логического элемента 44 и является. четвертым входом дешифратора 7. Выходы логических элементов 40-44 являются выходами с первого по пятый дешифратора 7 окончания цикла соответственно. Логический элемент 40 реализует логическую функцию 1 2 3 4, где 1-4 номера входов элемента 40 с первого по четвертый соответственно. Логический элемент 41 реализует логическую функцию 1 2 3 4, где 1-4 номера входов элемента 41 с первого по четвертый соответственно. Логический элемент 42 реализует логическую функцию 1 2 3 4, где 1-4 номера входов элемента 42 с первого по четвертый соответственно. Логический элемент 43 реализует логическую функцию 1 2 3, где 1-3 номера входов элемента 43 с первого по третий соответственно, Логический элемент 44 реализует логическую функцию 1 2 3, где 1-3 номера входов элемента 44 с первого по третий соответственно.Устройство имеет три режима работы: запись управляющего слова в регистр команд и состояния (РКС); обращение к окну (обмен информацией с накопителем); регенерация хранящейся в накопителе информации.Рассмотрим подробнее работу устройства в каждом из режимов.Запись управляющего слова в РКС.Регистр 3 команд и состояния служит для управления окном, т.е. управляет включением окна и его положением в накопителе 4. Младший разряд регистра 3 управляет включением окна (логическая "1" соответствует наличию окна). Следующие восемь разрядов регистра 3 задают номер банка накопителя 4, с которым осуществляется обмен информацией через окно. Старший разряд регистра 3 определяет номер банка накопителя 4. Адрес регистра 3 162000 задают восьмивходовой элемент 8 И-НЕ 13 и дешифратор 12 адреса,Запись управляющего слова в регистр 3 осуществляется следующим образом.При наличии на адресных и информационных входах-выходах устройства кода 162000 и активного низкого уровня на втором входе устройства, который служит для подачи сигнала выбора устройства (ВУ), на выходах дешифратора 12 вырабатываются управляющие сигналы, которые при переходе сигнала на первом входе устройства "СИНХРОНИЗАЦИЯ АКТИВНОГО УСТРОЙСТВА" (СИА) из высокого в активный низкий уровень записываются в регистр 9 стробирования управляющих сигналов положительным фронтом с выхода элемента НЕ 8. Пока сигнал "СИНХРОНИЗАЦИЯ АКТИВНОГО УСТРОЙСТВА" (СИА) активен, низкий уровень на выходе элемента НЕ 10 разрешает прохождение их с выходов регистра 9 на первый, второй, третий и четвертый выходы блока 1 сопряжения через элементы ИЛИ 16-19: на первом и третьем выходах - низкий уровень, на втором и четвертом - высокий. На адресных и информационных входах-выходах устройства устанавливается управляющее слово, которое необходимо записать в регистр 3 команд и состояния, Низкий уровень на третьем выходе блока 1 сопряжения разрешает прохождение управляющего сигнала "ВЪ ВОД" (четвертый управляющий вход устройства) на второй выход блока 5 выдачи ответа (сигнал "ЗАПИСЬ") через элемент И 35, по окончании переходных процессов на выходе элемента 42 появляется низкий уровень, по которому происходит запись управляющего слова в регистр 3 команд и состояния. Одновременно сигнал "ВЫВОД", проходя через элементы И 35, 38 и 37 формирует выходной управляющий сигнал устройства "СИНХРОНИЗАЦИЯ ПАССИВНОГО УСТРОЙСТВА" (СИП), подтверждающий обмен информацией.Обращение к окну,Запоминающее устройство обеспечивает запись и чтение шестнадцатиразрядных слов, Адреса окна задает дешифратор 12 адреса с 161000 по 161776, т.е. обьем окна 256 слов. Временная диаграмма работы устройства приведена на фиг.6.Взаимодействие с окном осуществляет ся следующим образом.При наличии на адресных и информационных входах-выходах устройства кода 161 ХХХ, где Х - любое восьмеричное число (фиг,6,а) и активного низкого уровня на вто ром входе устройства на выходах дешифратора 12 вырабатываются управляющие сигналы (фиг,6,б, которые при переходе сигнала на первом входе устройства "СИНХРОНИЗАЦИЯ АКТИВНОГО УСТРОЙСТ ВА" (СИА) из высокого в низкий уровеньзаписываются в регистр 9 стробирования управляющих сигналов положительным фронтом с выхода элемента НЕ 8 (фиг.6,в).Пока сигнал "СИНХРОНИЗАЦИЯ АКТИВ НОГО УСТРОЙСТВА" (СИА) активен, низкийуровень на выходе элемента НЕ 10 разрешает прохождение их с выходов регистра 9 стробирования управляющих сигналов на первый, второй, третий и четвертый выходы 25 блока 1 сопряжения через элементы ИЛИ16-19: на втором (фиг.6,г) и третьем выходах - низкий уровень, на первом и четвертом (фиг.б,д) - высокий, Эти сигналы управляют работой элементов 40-44. На выходе эле мента 42 (фиг.б,е) появляется низкий уровень, который осуществляет запись адреса в регистр 11 адреса, Если идет цикл записи информации в накопитель 4, то на адресных и информационных входах-выходах устрой ства устанавливается информация (фиг.б,а),которую необходимо записать по данному адресу, Низкий уровень на третьем выходе блока 1 сопряжения разрешает прохождение управляющего сигнала "ВЫВОД" 40 (фиг,б,ж) на второй выход блока 5 выдачиответа через элемент И 35. Далее этот сигнал, с одной стороны проходя через элемент 41, осуществляет запись информации в регистр 2 данных для временного хранения, а 45 с другой стороны проходит, инвертируясь,через элемент ИЛИ-НЕ 27, с выхода которого разрешает прохождение сигнала с пятого выхода регистра 21 через элемент И-НЕ 25 на второй управляющий вход накопителя 4.50 Последний управляет записью. Сигнал проходя через элементы ИЛИ 30 и И-НЕ 32, триггер 23, элемент И-НЕ 26, триггер 31 поступает на третий вход блока 5 выдачи ответа, где, проходя через элементы И 37 и 55 36 формирует выходной управляющий сигнал "СИНХРОНИЗАЦИЯ ПАССИВНОГО УСТРОЙСТВА" (СИП). Аналогично осуществляется чтение с участием элемента ИЛИ-НЕ 28 и элемента 43.Регенерациия информации.25 30 работы регистра 21 осуществляется обра 50 Управляющие сигналы для накопителя 4 формирует блок 6 управления: тактовые импульсы.с выхода генератора 20 (фиг.6,з) поступают на вход синхронизации девяти- разрядного регистра 21, на выходах которого формируются положительные импульсы наращиваемой длины. Сигнал с четвертого выхода регистра 21, проходя через элемент И-НЕ 24 на первый выход блока 6, образует сигнал выбора строки для накопителя 4 (фиг.6,к). Сигнал с шестого выхода регистра 21, проходя через элемент И-НЕ 26 на дешифратор 29, в зависимости от девятого разряда регистра 3 образует сигнал выбора столбца первого или второго банка накопителя 4 на третьем или четвертом выходе блока 6 управления соответственно (фиг,б,м),Регенерация информации осуществляется следующим образом,С второго выхода регистра 21 импульсы поступают на вход делителя 22 частоты, сигнал с выхода последнего (фиг,б,и) является запросом на регенерацию и поступает на установочный вход триггера 23 и тактовый вход счетчика 14 регенерации, который определяет номер регенерируемой строки. Сигнал с инверсного выхода триггера 23 запрещает прохождение сигнала выбора столбца на накопитель 4 и задержит выдачу сигнала "СИНХРОНИЗАЦИЯ ПАССИВНОГО УСТРОЙСТВА" (СИП) (фиг.б,н) до тех пор, пока не будет проведена регенерация и обращение к накопителю 4. Одновременно с этим запрос на регенерациию устанавливает выход элемента И-НЕ 33 в единицу и разрешает прохождение сигнала выбора строки на накопитель 4, тем самым осуществляя регенерацию, В следующем цикле щение к накопителю 4 и затем выдаетсясигнал "СИНХРОНИЗАЦИЯ ПАССИВНОГОУСТРОЙСТВА" (СИП), подтверждающий обмен с накопителем 4,Как видно из временной диаграммы,время реакции устройства на сигнал "ВВОД" (" ВЫВОД" ) лежит в пределах от шести до двадцати четырех периодов тактовой частоты генератора 20, т,е. меняется в зависимости от положения сигнал "ВВОД"(" ВЫВОД" ). Это приводит к выигрышу времени по сравнению с ждущим мультивибратором, время импульса которого постоянно и выбирается по максимальному значению. Изготовлены макетные образцы запоминающего устройства. Макет реализован на интегральных микросхемах. Регистры и счетчики реализованы на четырех БИС обмена информации КР 1802 ВВ 1, В качестве дешифратора окончания цикла использует 5 10 15 20 ся логика управления режимами работы БИС КР 1802 ВВ 1, а также комбинационные элементы микросхем серии КР 531, Блок выдачи ответа реализован на микросхеме КР 531 АП 2 и на одном инверторе с открытым коллектором. Преобразователь кодов 12 реализован на ППЗУ(ИС КР 556 РТ 4). В накопителе использованы 32 БИС динамической памяти КР 565 РУ 5. Остальная часть реализована на микросхемах малой степени интеграции серии КР 531Эксплуатация устройств в классах мик- роЭВМ на базе комплексов ДВКМ на кафедрах радиоэлектроники, вычислительной техники Московского института электронной техники подтверждает эффективность устройства и свидетельствует о целесообразности его использования в составе мик- роЭВМ.Формула изобретения Запоминающее устройство. содержащее регистр команд и состояния, регистр данных, блок управления, блок выдачи ответа, накопитель, блок сопряжения, входы первой группы которого соединены с информационными входами-выходами регистра данных, информационными входами-выходами регистра команд и состояния и являются адресными и информационными входами-выходами устройства, адресные выходы блока сопряжения соединены с адресными входами накопителя, первый и второй входы блока сопряжения являются соответственно входом синхронизации устройства и входом выбора устройства, первый и второй входы блока выдачи ответа являются соответственно входами ввода и вывода устройства, первый, второй, третий и четвертый выходы блока управления соединены соответственно с входом выборки строк, входом задания режима, первым и вторым входами выборки столбцов накопителя, третий выход блока выдачи ответа является выходом синхронизации устройства, о т л и ч а ю щ е е с я тем, что. с целью повышения быстродействия устройства, в него введен дешифратор окончания цикла, входы второй группы блока сопряжения соединены с выходами группы регистра команд и состояния, пятый, шестой и седьмой входы блока сопряжения соединены с пятым, шестым и седьмым выходами блока управления соответственно, третий вход блока сопряжения соединен с первым выходом регистра команд и состояния. первый выход блока сопряжения соединен с третьим входом блока выдачи ответа, второй выход блока сопряжения соединен с входом обращения блока управления и первым входом дешифратора окончания цикла, третий=Г- 54 вых О ечание. ХХХХ щих. выход блока сопряжения соединен с четвертым входом блока выдачи ответа, четвертый и пятый выходы блока сопряжения соединены с вторым и третьим входами дешифратора окончания цикла соответственно, входы-выходы второй группы регистра данных соединены с информационными входами-выходами накопителя, второй выход регистра команд и состояния соединен с входом задания режима блока управления, входы чтения и записи блока управления соединены соответственно с первым и вторым выходами блока выдачи ответа и четвертым и пятым входами дешифратора окончания цикла, восьмой выход блока управления соединен с пятым входом блока выдачи ответа, девятый выход блока управления соединен с вторым входом управления записью регистра данных, первый выход дешифратора окончания цикла сое динен с входом управления записью регистра команд и состояния, третий выход дешифратора окончания цикла соединен с четвертым входом блока сопряжения, второй выход дешифратора окончания цикла 10 соединен с первым входом управления записью регистра данных, четвертый выход дешифратора окончания цикла соединен с входом задания режима регистра данных, пятый выход дешифратора окончания цикла 15 соединен с входом задания режима регистра команд и состояния,юбой набор, отличающийся от иСИА Н 9 арабпение 0АРРАС снаЗФЧИ Ийрегенеа цыюЗаписБ б РА ЮЛа Юре РзУ ВУ СА 31 ЮЫюф Ганки Риг, Я Чпьеии Буан ен Запись ил ЛУ/ЮЪ Яйце ние кОНИВ Чтниеи 0 одпйераде. ие обнена ВВад НОБращение кплате и 1718272 Юраиениен Ркс иЯращениск окну н йра имение к пюагпе и Обращение юаще В ЛР 4 юб юа.Уараонение ФЗ Йе блродиробаниеданных изнааюигоеюя лрайпение Оодтдерждение обмена