Устройство для формирования и анализа семантических сетей

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНРЕСПУБЛИН ЕТЕНИР,цустриальничева и ИнМ.Глушкова н зоб ной я процессо- семантичение проалл ел ь но ОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПР 1 НТ СССР ИСАНИЕ ИЗ(71) Днепродзержинский ицный институт им, М,И.Арсеститут кибернетики им. В.(54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ ИАНАЛИЗА СЕМАНТИЧЕСКИХ СЕТЕЙ(57) Изобретение относится к вычислительной технике, в частности к технике представления и работе со знаниями в многопроцессорных ЭВМ, ЭВМ сперестраиваемой структурой, интеллектуальных решающих системах, предназначается также для построения параллельных процессоров баз знаний на ие относится к вычислихнике и предназначен щественно для постро баз знаний на основ ских сетеи (СС).Цель изобретения - повыше изводительности за счет пар и приоритетной перестройки связей ходе решения задач.На Аиг.1 гредстанлена блок-схем устройства для Аормирования и. анализа семантических сетей; на Аиг.2 функциональная схема узла Фиксации захвата; на Аиг.3 - Аункциональная схема узла изменения приоритета; н Фиг.4 - многокаскадная дельта-сеть построенная из двоичных соедините)Г 06 Е 15 740, 15/16 основе семантических сетей. Цель изобретения - повышение производительности за счет параллельной и приоритетной перестановки связей в ходе решения задачи. Цель достигается за счеттого, что в устройство, содержащееуправляющую ЭВМ, которая через шинысистемного интерАейса соединена с Ипроцессорами, каждый из которых подсоединен через шины резидентного интерАейса к своей локальной памяти,.;ополнительно введены многокаскацнаядельта-сеть, Аормирователь подтверждения захвата и программируемый приоритетный блок, который содержит Иузлов изменения приоритета, многовходовой элемент ИЛИ и двухвходовойэлемент И, а Аормирователь подтверждения захвата содержит И узлов Аиксапии захвата. 5 ил. лей; на Аиг,5 - Аункциональная схема двоичного соединителя.Устройство для Формирования и анализа семантических сет й (Фиг.1) содержит управляющую ЭВМ 1, шины 2 системного интерАейса, процессоры 3, шины 4 резидентного интерАейса,блок 5 локальной памяти, программируемый приоритетный блок 6, Аормирователь 7 подтверждения захвата, сетевой коммутатор 8, узел 9 изменения приоритета и узел 10 Аиксации захвата, входовой элемент ИЛИ 11,двухвходоной элемент И 12, управляющий входом 13 сетевого коммутатора, двунаправленные инАормационные шины 14, входы 15 индивидуальной разборки, адресные1619289 Составитель Л,Трецкедактор Н.Тупица Техред Л.Сердюкова Корректор Н,Ренская датедь кий комбинатПатент, г, Ужгород, ул. Гагарина, 101 1 роиз ственно Заказ 49 Тираж НИИПИ Государ.твенного комитет 113035, Иоскв, Подписноео изобретениям и открытиям при ГКНТ ССС1619289 входы 16, входы 17 приоритета, адрес"ные выходы 18, входы 19 Аиксации пути, выходы 20 Аиксации пути, вход21 общего сброса, тактируемые входы 22-25.5Узел 10 Аиксации захвата (фиг,2) содержит два трехвходовых элемента И 26 и 2, триггер 28 и одновибратор 29.10Узел 9 изменения приоритета (Фиг,3) содержит группу элементов И 30-36, схему 37 сравнения и счетчик 38, шины 39 питания и шины 40 земли.Приведенный на Аиг.4 пример сетевого коммутатора 8 реализован для случая соединения между собой четырех процессоров 3, причем основой для построения многокаскадной дельта-сети 8 служат четыре одинаковых двоичных соединителя 41-44, первый 45 и вто-; рой 46 каскады сетевого коммутатора 8Двоичный соединитель 41 (Лиг.5) содержи группу Лвоиных коммутаторов 47, блок 48 Фиксации каналов, блок 49 выбора направления и блок 50 дешиАрации приоритета.В блок 48 Аиксации каналов входят два регистра 51 и 52, группа элементов И 53-62, элемент ИЛИ 63 и элемент 64 задержки.Блок 49 выбора направления содержит два регистра, 65 и 66, дешифратор 67 адреса, узел 68 переключения направления и элемент 69 задержки.Дешифратор 67 адреса выполнен на осно" ве элементов И 70-73. Узел 68 переключения направления содержит много-входовые элементы И 74-81 и двухвхо 40 довые элементы ИЛИ 82-85. Каждый двоичный коммутатор 47 связан со своей группой входов и выходов в зависимости от той инАормации, которая коммутируется через него.При решении большинства практических задач требуется иметь базу знаний значительного объема, превышающую суммарную емкость отдельной локальной памяти 5. В этом случае необходимо организовать эААективный обмен инАормацией между процессорами 3, каждый из которых затем может обрабатывать получаемую инАормацию из остальных ЛП 5 и записывать промежуточную инАормацию в свою ЛП 5 через 55 шины 4 резидентного интерфейсаСледовательно, каждый из И процессоров 3 может послать сообщение другому процессору 3 через многокаскаднуюдельта-сеть 8, при этом разрешениеконфликтных ситуаций, возникающих впроцессе обмена, происходит за счетпрограммируемого приоритетного блокаб и Формирователя 7 подтверждениязахвата,Первоначально обрабатываемая инФормация и программы загружаются через шины 2 системного интерАейса вовнутреннюю память процессоров 3, азатем через шины 4 резидентного интерАейса они перезаписываются в своилокальные памяти 5, После этого науправляющем выходе управляющей ЭВМформируется сигнал, который посту"пает на вход 21 общего сброса многокаскадной дельта-сети 8. По немуустанавливаются непосредственно в нулевое состояние регистры 51 и 52 ичерез элементы ИЛИ 63, элемент 64 задержки - регистры 65 и 66 в каждомдвоичном соединителе 41-44 многокаскадной дельта-сети 8. Затем наадресных выходах управляющей ЭВМ 1сАормируются коды, по которым будутпоследовательно записаны соответствующие коды приоритета в счетчике38 узлов 9 изменения приоритета. Будем считать, что если во все разрядысчетчика 38 записаны единицы, то этосоответствует наивысшему приоритету.Далее более низкий приоритет предполагает запись кода вида 11110 ит.д. Нужный счетчик 38 выбирается покоду, сАормированному на .адресныхвходах узлов 9 изменения приоритетаи далее на входах схем 27 сравнения,из которых включается та, где происходит совпадение данного кода скодом, зашиАрованным на шинах 39 питания и нинах 40 земли. С выходавключенной схемы 37 сравнения сАормируется потенциал на управляющийвход счетчика 38, поэтому в следующий момент времени с адресных входовв счетчик 38 запишется соответствующий код приоритета (фиг.3). На этапеподготовки устройства к работе каждый процессор 3 Аормирует,на своихугравляющих выходах сигналы. Так, напервом управляющем выходе Формируется нулевой потенциал "Разрешение за"фхвата", на втором - единичный илинулевой потенциал "Выбор направления", на третьем - единичный потенцйал "Признак индивидуальной разборки" и на четвертом - единичный потен9289 45 50 55 5 161 циал "Индивидуальная разборка", по - которому через входы сброса в каждом узле 10 фиксации захвата произойдет установка в нулевое состояние триггера 28 (фиг,2).Если процессор 3 сформирует нулевой потенциал "Разрешение захвата" и единичный потенциал "Выбор направления", то в узле 9 изменения приоритета появится высокий потенциал на выхо де элемента И 30, который откроет эле менты И 32-34. При этом первый тактируемый импульс, пришедший с управляющей ЭВМ 1 на входы синхронизации узлов 9 изменения приоритета, пройдет через открытый элемент И 32 на счетный вход счетчика 38, в котором код приоритета изменится на единицу, В тех счетчиках 38, в разрядах котор были записаны только единицы, возникнет сигнал переполнения на выходе переноса счетчика 38, Послений пройдет через открытый элемент И 34 на выход кода приоритета узла 9 изменения приоритета. Таким образом возбуждены будут выходы кодов приоритета тех узлов 9 изменения приоритета, в которых бып записан код наивысшего приоритета, и наоборот, нулевые сигналы на выходах тех узлов 9 изменения приоритета, в которых записаны коды более низких приоритетов, и, следовательно, не возникнет сигнал переполнения с соответствующих счетчиков 38,Одновременно с этим процессоры 3, в зависимости от выполняемой команды, выставят на свои двунаправленные информационные шины адреса тех процессоров 3, с которыми им необходимо связаться через многокаскадную дельта- сеть 8.Данные коды адресов проходят через открытый элемент И 33 на адресные выходы узлов 9 изменения приоритетов, а затем далее на адресные входы 16 многокаскадной дельта-сети 8, на входы 17 приоритета которой также поступят в это время единичные и нулевые потенциалы с выходов кода приоритета узлов 9 изменения приоритета. С этого момента в многокаскадной дельта-сети 8 (фиг.4) начинается процесс параллельной фиксации каналов, причем данные каналы, отмеченные пунктирными линиями, образуются в данных соединителях 41-44 покаскадно за счет последовательного формирования на тактируемых входах 22-25 импульсов с управляющей ЭВМ 1. При этом 5 10 15 ых.025 30 35 40 н первую очередь подается импульс на тактируемый вход 22, который влючает в первом каскаде 45 через первый тактируемый вход двоичные соединители 41 и 42. В каждом из них путь мо" жет быть выбран прямо или накрест.Если пути пересекаются, то один из них должен быть отсечен, что производится н каждом двоичном соединителе 41 или 42 следующим образом.Сигнал с первого тактируемого входа (фиг,5) включает элементы И 70-73 дешифратора 67 адреса и блок 50 дешифрации приоритета, а затем через элемент 69 задержки подается на управляющие входы регистров 65 и 66, в разряды которых должны быть записаны единица или нуль. Здесь, если едини" ца запишется впервый разряд регистра 65, то обеспечивается подключение второго адресного входа 16 к первому адресному выходу двоичного соединителя 41 или 42; если переведется в единичное состояние второй разряд этого регистра 65, то к первому адресному выходу двоичного соединителя 41 или 42 подключается первый адресный вход 16. В свою очередь, единица фиксируется н первом разряде регистра 66, если подсоединяется нторой адресный вход 16 к второму адресному выходу двоичного соединителя 41 или 42. Когда единица запишется во второй разряд регистра 66, то обеспечивается связь первого адресного входа 6 к второму адресному вы" ходу. двоичного соединителя 41 или 42 (нулем обозначается первый адресный выход, а единицей - второй адресный выход двоичного соединителя 41 или 42) Используя приведенные выше положения, рассмотрим ситуацию, когда на адресные входы 16 поступили следующие двоичные коды адресов: 10, 1, 00, О. Как видно из фиг.4, для этой ситуации должны быть образованы каналы, обозначенные пунктирными линиями от группы входов к группе вьжодов, закодированных следующим образом: ОО,01 О 01 Г 11, Сле 1ф --1 фф(довательно, в первом каскаде 45 двоичные соединители 41 или 42 устанавливают соединения параллельно,рас сматривая и параллельно обрабатывая двоичный код 0101, образованный младшими разрядами от поступившихдвоичных кодов адресов выходов, т.е.0ОоГГг 1 Г 1В этом случае, например, в двоичном соединителе 41 (фиг.5) по кодуО 1 на адресных входах 16 возбуждаются выходы элементов И 70 и 73, потенциалы которых пройдут через от,крытые многовходовые элементы И 74 и 77 и далее через элементы ИЛИ 82 и 85 перебросят в единичные состояния второй разряд регистра 65 и первый разряд регистра 66. Потенциалы с единичных выходов данных разрядов откроют элементы И 53 и 57 и соответствующие ключи в третьем двоичном коммутаторе 47"3, через которые пройдут далее на следующий каскад 46 старшие разряды 11 поступивших двоичных кодов адресов выходов, Аналогичным образом в двоичном соединителя 42 на его адресных входах 16 будет анализироваться также код 01 и через его третий двоичный коммутатор 47 пройдут старшие разряды 00 двоичных кодов адресов выходов. В результате этого на адресных входах 16 двоичных соединителей 43 и 44 будут присутствовать коды 10, по которым, согласно Аиг.5, открываются элементы И 71 и 72. Возбуждение их выходов произойдет в момент подачи с управляющей ЭВМ 1 на тактируемый вход 24 импульса, который через первый тактируемый вход откроет элементы дешифратора 67 адреса и блока 50 дешифрации приоритета. Импульсы с возбуж" денных выходов элементов И 71 и 72 пройдут через открытьф многовходовые элементы И 75 и 76 и еребросят в единичное состояние через элементы ИЛИ 83 и 84 соответственно первый разряд регистра 65 и второй разряд регистра 65. Это состояние, как показано на фиг.4, соответствует соединению накрест, а не прямо, как в первом каскаде 45. Поэтому откроются элементы также и 55 и 59.После выбора возможных путей про" цессоры формируют на своих двунаправленных информационнвх шинах,импульсы, которые пройдут через выбранные пути многокаскадной дельта-сети 8 и появятся на соответствующих адресных выходах 18, с которых затем поступят на перввгн информационные входы узлов 10 фиксации захвата и откроют в них трехвходовой элемент , И 26, Одновременно с этим процессоры 3 формируют нулевые потенциалына своих двух управляющих выходах,в результате чего изменяется направление движения информации через узлы 9 изменения приоритета, так какВ них уже открываются элементы И 31,35 и 36. В свою очередь, по даннымнулевым потенциалам возбуждаются вы-.ходы трехвходовых элементов И 26в узлах 10 фиксации захвата, на информационных выходах которых появят"ся импульсы, поступающие соответствующим образом на входы 19 фиксации пути многокаскадной дельта-сети 8. С этого момента управляющаяЭВМ 1 формирует потенциал на тактируемом входе 25 многокаскадной дельта-сети 8, который поступает на вторыетактируемые ВхОды дВОичных соединителей 43 и 44 второго каскада 46. Поэтому потенциалу включаются регистры 51 и 52 и импульсы с входов 19фиксации пути пройдут через открыть 1 е 25 элементы И 55 и 59 и перебросят вединичное состояние первый разрядрегистра 51 и второй разряд регистра 52, Тактируемый потенциал пройдетчерез элемент ИЛИ 63, элемент 64 задержки и сбросит в нулевое состояниерегистры 65 и 66. Таким образом, произойдет перезапись единичных состояний из регистров 65 и 66 в регистры51 и 52. После этого с выходов эле-, 35ментов И 61 и 62 сформируются нулевые потенциалы, которые закроют многовходовые элементы И 74, 75, 78 и79, а также И 76, 77, 80 и 81 узла68 переключения направления.Потенциалы с включенных разрядоврегистров 51 и 52 откроют соответствующие ключи в двоичных коммутаторах 47-1, 47-2 и 47-5, Через пятыйдвоичный коммутатор 47-5 импульсы сВходов 19 фиксации пути ПРОЙДУТ нанеобходимые входы 19 фиксации путидвоичных соединителей 41 и 42 первого каскада 45. В них произойдет попотенциалу, сформированному с управляющей ЭВМ 1 на тактируемом входе23, аналогичный процесс перезаписиединичных состояний разрядов регистров 65 и 66 через открытые элементыИ 53 и 57 в регистры 51 и 52. Послеэтого открываются соответствующие 5 ключи в двоичных коммутаторах 47-1, 5547-2 и 47-5 двоичных соединителей41 и 42, Импульсы с входов 19 фикса.ции пути пройдут ыа соответствующие10 9289 9161 выходы 20 Фиксации пути многокаскад-. ной дельта-сети 8 и через открытые трехвходовые элементы И 27 перебросят требуемые триггеры 28 и узлах 10 Фиксации захвата в единичное состояние. На единичных выходах триггеров 28 сФормируются длинные потенциалы, по которым одновибраторы.29 образуют единичный импульс, поступающий дале в свой процессор 3 по цепочке: упрйвляющий выход узла 10 Фиксации захвата, открытый элемент И 35 узла 9 изменения приоритета и двунаправленная инФормационная шина процессора 3. Таким образом пришедший импульс подтвердит образование пути и процессор 3 далее выставляет требуемые данные на свои остальные инФормационные полюса, с которых коды поступают на соответствующие двунаправленные инФормационные шины 14 многокаскадной дельта-сети 8. В последней обмен инФормацией по образованным каналам производится через соответствующие ключи включенных первы двоичных коммутаторов 47-1 двоичных соединителей 41-44.По окончании процесса обмена каж-дый процессор 3 может самостоятельно или индивидуально разобрать построенный ранее путь в многокаскадной дельта-сети 8С этой целью каждый процессор 3 Формирует на своих третьих и четвертых управляющих выходах потенциалы. Потенциал с третьего управляющего выхода процессора 3 проходит через многовходоной элемент ИЛИ 11 и открывает днухнходоной элемент И 12, выход которого возбуждается в момент возникновения на втором тактируемом выходе управляющей ЭВМ 1 импульса, возбуждающего, в свою очередь, управляющий вход 13 много- каскадной дельта-сети 8, Импульс с управляющего входа 13 в каждом двоичном соединителе 41-44 открывает элементы И 54, 56, 58 и 60 Фиг,5). Одновременно с этим потенциал с четвертого управляющего выхода процессора 3 поступит на соответствующий вход 15 индивидуальной разборки и вход сброса своего узла 10 Фиксации1захвата, в которых сразу установится в нулевое состояние триггер 28. С Соответствующего входа 15 индивидуальной разборки потенциал пройдет по своему пути в двоичных коммутаторах 47-2 двоичных соединителей 41,1 О 15 20 25 30 35 40 45 50 55 44 или 42, 43. При этом он поступит с выходов двоичных коммутаторов 47-2 на вторые входы одного из элементов И 54, 56, 58 или 60, возбудит один из выходов этих элементов, импульс с которого сбросит в нулевое состояние необходимый разряд регистров 51 и 52, В результате выполнения описанных процедур произойдет индивидуальная разборка процессором 3 своего ранее собранного пути.Вьпце рассмотрена ситуация построения путей по двоичным кодам адре" сов в многокаскадной дельта-сети 8, когда отсутствовали конФликтные ситуации. Однако в общем случае возможны на адресных входах 16 двоичных соединителей комбинации кодов 00 либо 11, т,е. возникает требование подключения разных групп входов к одной группе выходов, закодированной 0 или 1. Тогда в случае конФликтных ситуаций срабатывает блок 50 дешиФрации приоритета, который формирует единичный потенциал с выхода элемента ИЛИ на сной первый выход, если на его входах возникают комбинации кодов 00, 11 или 1 О. Следователь" но, при равенстве приоритетов иликогда первая группа входов двоичного соединителя 41 имеет более высокий приоритет, то подключают первую группу входов, а вторую группу нходон отсекают. НаоборЪт, единичный потенциал на втором выходе в блоке 50 дешиФрации приоритета возникает при появлении на его входах кода 01, по которому включается элемент И. В этом случае вторая группа входов будет иметь более высокий приоритет и она будет подключаться к одной из групп выходов двоичного соединителя 41.Разбор приведенных конФликтных ситуаций осуществляется, как показано на Фиг.5, н узле 68 переключения направления. Действительно, потенциал с первого выхода блока 50 дешиФрации приоритета открывает многонходовые элементы И /4-77, с ныходон которых есть обратные связи на входы друг друга. Так, если возбудятся одновременно выходы многовходоных элементов И 74 и 75, то потенциал с выхода И 75 заблокирует через инверсный вход элемент И 74, на выходе которого будет отсутствовать единичный потенциал. Аналогичньп 4 образом блокиру"912дальных семантических сетей (ПС), отличительная особенность которых состоит в возможности эективного отображения динамических процессов, протекающих в реальных средах. Модели реальных сред на основе ПС отражают иерархическую структуру составных объектов, например ситуаций, являющихся композициями других объектов и отношений, Это дает возможность значительно сократить поиск нужной инАормации за счет его локализации в относительно небольшом уча стке модели среды. ПС обеспечивает экономное, иерархическое и ассоциативное хранение знаний о задачах и средах. При построении ПС автоматически устанавливают связи между объектами путем выделения пересечений описаний объектов и ввода в сеть элементов, соответствующих этим пере- сечениям. На ПС определены процессы Аормирования понятий, в основе кото-; рых.лежат методы индуктивного обучения. ИнАормация в ПС хранится не в виде кодов, а в виде структур, отображающих компоненты объектов и их связи.На предлагаемом устройстве можно реализовать, к примеру, горизонтальное распараллеливание ПС, при котором сеть располагается в нескольких блоках локальной памяти (ЛП) ю, В пределах каждой ЛП 5 реализация алгоритма построения сети и операций ассоциативного анализа осуществляется отдельным процессором 3. В каждой из ЛП входные элементы сети (рецепторы) дублируются, а связи и узлы (ассоциативные элементы) равномерно распределены.Наиболее удобной юрмой представления ПС в ЛП 5 являются списковые структуры. Входы и выходы ассоциативных элементов образуют ассоциативные списки, укаэат ли на головы которых содержатся в ячейке ассоциативного элемента (АЭ), В ячейке АЭ имеются также зоны, содержащие имя уь ла, метки и т.п. За счет равномерного распределения АЭ и их связей по различным ЛП операции просмотра сети и виполнения правил алгоритма построения распараллеливаются по гори" .зонтали, несмотря на то,что в преде" лах каждой ЛП операции выполняются пс следовательно по вертикали. 1619/8ется единичный потенциал на выходемноговходового элемента И 76 за счетналичия единичного потенциала на выходе многовходового элемента И 77,поступающего на инверсный вход И 76.5Аналогичный анализ происходит на вхо-дах мндговходовых элементов И 78-81,которые открываются потенциалом с вто.рого выхода блока 50 дешифрации при Ооритета. Так, единичный .потенциал свыхода многовходового элемента И 8закрывает через инверсный вход многовходовый элемент И 79 и открываетмноговходовые элементы Е 74 и 75, аединичный потенциал с выхода многовходового элемента И 80 - многовхоцовый элемент И 81 и открывает многовходовые элемен-ы И 76 и 77,При каждой Аиксации пути возбуждается выход элемента И 36 в соответствующем узле 9 изменения приоритета, импульс которого сбрасываетв нулевое состояние счетчик 38. Втом случае, если сигнал Аиксации пу 25ти не возбудил выход элемента И 36,то предыдущий код приоритета остается в счетчике 38, и поэтому на следующем шаге поиска данный процессор3 будет иметь более высокий приоритет, 30чем тот, который уже образовал напредыдущем этапе свой путь и участвовзл и обмене инАормацией между выбранным другим процессором 3 устройства. Поэтому в данном устройстведля Аормирования и анализа семантических сетей имеется возможность спомощью управляющей ЭВМ 1 динамически изменять приоритеты подключаемыхпроцессоров 3. За счет этого (посравнению с базовым вариантом, например многопроцессорной ЭВМ с общеймагистралью, на которую одновременноподключаются Р процессоров и локальные блохи памяти) повьппается .производительность при обработке структурно-сложных и больших размеров семантических сетей, обеспечивается равномерная загрузка процессоров 3, чтоповьппает надежность при реализации 5 Осильно связанных участков программ.В результате параллельной обработкизнаний, организованных ь виде семантических сетей, рассредоточенных вИ блоках локальчых памяти, РасшиРяются Аункциональные возможности.Преимущество предлагаемого устройства особенно видно на примере14 13 1619289Если при выполнении операций просмотра сети процессором.З в одной ЛП встречается адресная ссылка на другую ЛП, то, она передает соответствующему процессору 3 этот адрес по образованному автоматически каналу в многокаскаднойдельта-сети 8, а сама продолжает работу дальше. Процессор З,получивший адресную ссылку, выполняет эту же операцию в своей ЛП параллельно с передающей. Возможность такой параллельной коммутации процессоров 3 по принципу "каждый с каждым" обеспечивается введением многокаскадной дельта-сети 8, программируемого приоритетного блока б и формирователя 7 подтверждения захвата.Алгоритм построения ПС в устройстве,работает в соответствии со следующими правилами:Правило 1. Если при вводе нового описания в сети имеются частично возбужденные АЭ, связанные по входам с двумя и более возбужденными элементами, то эти связи ликвидируются и в сеть вводится новый АЭ,входы которого соединяются с выходами возбужденных элементов, а выход - с одним из пассивных входов частично возбужденного АЭ. Новый АЭ находится в состоянии возбуждения После введения новых АЭ во все участки сети, где выполняется условие правила 1, выполняется правило 11.Правило 11. Если в сети имеется более одного полностью возбужденного элемента (рецепторного или ассоциативного), то к сети присоединяется новый АЭ, входы которого соединяются с выходами возбужденных элементов, не имеющих связей по входу с другими возбужденными элементами. Новый АЭ находится в возбужденном состоянии и его описание помещается в той ЛП, базовый адрес которой определяется по формуле А;+, = шов 1 А; + + 1), где И - число ЛП в устройстве. Формула изобретения Устройство для Аормирования и анализа семантических сетей, содержащее управляющую ЭВМ, И процессоров с блоками локальной памяти и сетевой коммутатор для обмена сообщениями, причем адресные, управляющие и информационные входы-выходы процессоров с первого по И-й соедииены с соответствующими входами-выходами управляющей ЭВМ через линиишины системного интерфейса, с соответствующими входами-выходами сетевого коммутатора для обмена сообщениями через двунаправленные инФормационные шины, о т л и ч а ю щ е е с ятем, что, с целью повышения производительности за счет параллельной иприоритетной перестройки связей входе решения задачи, в него введеныпрограммируемый приоритетный блок иФормирователь подтверждения захвата,причем первый тактирующий выход управляющей ЭВМ соединен с входом синхронизации программируемого приоритетного блока, второй тактирующий выход соединен с входом выборки програм мируемого приоритетного блока, одноимечный выход которого соединен свходом выборки сетевого коммутаторадля обмена сообщениями, адресный выход управляющей ЭВМ соединен с одно именным входом программируемого приоритетного блока, первый и второй уп"равляющие выходы И-го процессорасоединены с М-ми входами управлениявключением программируемого приоритетного блока и формирователя подтверждения захвата, адресный выходсетевого коммутатора для обмена сообщениями подключен к одноименномувходу Формирователя подтверждениязахвата, вход и выход фиксации пути 35которого подключены к одноименнымсоответственно выходу и входу сетевого коммутатора для обмена сообщения-ми, третий управляющий выход готовности И-го процессора подключен кИ-му разряду входа готовности программируемого приоритетного блока, а вы-ход индивидуальной разборки И-гопроцессора подключен к И-му разрядуодноименного входа сетевого коммутатора для обмена сообщениями иИ-му входу сброса формирователя подтверждения захвата, второй адресныйвыход сетевого коммутатора для обмена сообщениями соединен с одноимен.ным входом программируемого приоритетного блока, выход кода приоритета которого соединен с одноименнымвходом сетевого коммутатора лля обмена сообщениями, вход и выход фиксации пути которого соединены с соответствующими выходом и входом формирователя подтверждения захвата,.выход общего сброса управляющей ЭВМподключен к входу сброса сетевогокоммутатора для обмена сообщениями,входы выбора направления передачи с)61619289первого по четвертый которого соединены с одноименными выходами управляющей ЭВМ.