Устройство для отладки микропроцессорных систем

(088.8ское свкл. Сое свипкл, С тво СССР978.о СССР26, 986. етель Р 7/5 тельст 6 Г 1 И МИКРОк вычисли ыть исполь промьйилен о производ ГОСУДАРСТВЕННЫЙ НОМИТЕПО ИЗОБРЕТЕНИЯМ И ОТКРЫТПРИ ГННТ СССР(57) Изобретение относиттельной технике и можетзовано в радиоэлектронноности, в процессе серийно ОБРЕТЕНИ ства микропроцессорных систем. Цельюявляется повышение достоверности отладки, Устройство содержит блок 1задания режима, блок 2 задания началь.ных условий, блок 3 формирования форматов команд, блок 4 выдачи тестов,блок 5 счетчиков команд, блок 6сравнения, блок 7 синхронизации, генератор 8 случайных кодов. Вновь введенные блоки и связи между ними иизвестными блоками позволяют за счеталгоритма работы устройства расширитьего функциональные возможности иповысить качество тестов, Возможностьустройства формировать последовательность команд заданного состава позволяет повысить достоверность отладки,1 з,п, ф-лы, 8 ил.1564 б 31гСоставитель И,Сафронова дактор М.Келемеш Техред М.Ходанич Корректор М.Самборскараж 5 аказ 11 б 1 писноеГКНТ СССР ВНИИПИ Государственного комитета по изобретениям и открытиям113035, Москва, И, РауШская наб д, 4/5 оиэводственно-иэдательский комбинат Патент, г. Ужгород, ул. Гагарина, 101 1135 Изобретение относится к вычислительной технике и может быть иснольэовано в радиоэлектронной промьшленНости в процессе серийного производства микропроцессорных систем.5Цель изобретения - повышение достоверности отладкиНа фиг.1 изображена функциональная схема устройства; на. Фиг,2схема блока задания режима работы;иа фиг,3 - схема блока задания начальных условий; на Фиг.4-6 - схемыблоков формирования формата; нафиг.7 - схема блока выдачи теста;15на фиг,8 - схема блока сравненияУстройство для отладки микропроцессорных систем (Фиг.1) содержитблок 1 задания режима работы, бпок2 задания начальных условий, блок3 формирования форматов команд, блоквыдачи тестов, блок 5 счетчиковкоманд, блок 6 сравнения, блок 7синхронизации, генератор 8 случайныхкодов, группу 9 информационных выходов устройства, группы выходов 10-13блока 1, группы выходов 14-18 блока2, группы выходов 19, 20 блоков 3.1 З.п, группы выходов 21, 22 блока 3,выходы 23, 24 блока 5, группу выходов 25 блока 6, выходы 26, 27 блока.7, группу выходов 28 блока 8.Блок 1 задания режима (фиг,2)содержит триггеры 29.129.п, дешифратор 30, элемент И 31, элементыИ 32.232.п, элементы И 33.1,.33,п, элементы ИЛИ 34.134,п,элемент И 35, элемент ИЛИ 36,Блок задания начальных условий(фиг3) содержит элементы 37 ф 1 ае4037 и, 38.1,.38.п и 39.139,пкоммутации, элементы 40-42 коммутации, элемент ИЛИ-НЕ 43,Блок 3,1 (3,2) (фиг.4) содержитрегистры 44-47, триггеры 48, 49 и50, дешифраторы 51 и 52, элементыИ 53, 54 и 55, элементы ИЛИ 56 и 57,входы 58.1 и 58.2.Блок З.З (Фиг,5) содержит регистры 59-62, триггеры 63, 64 и 65, дешифратор 66, элементы И 67-69, элемент ИЛИ 70, входы 71.1 и 71.2.Блок 3,4 (фиг,б) содержит регистры 72-76, триггеры 77-80, дешифратор81, элементы И 82-85, элементКПИ 86, входы 87,1 и 87,2.55Блок 4 выдачи теста (Фиг.7) содержит регистр 88, триггер 89, муль-.типлексор 90, распределитель 91 импульсов элементы И 92-98, элементыИЛИ 99 и 100, группу 101 выходовмультиплексор , входы 102,1 и 102,2,Блок б сравни.п,: (фиг.8) содержитрегистры 103 и 104, блоки 105 и 106сравнения, элемент И 107, элементИЛИ 108,Устройство работает следующимобразом,В исходном состоянии все элементыпамяти установлены в нулевое состояние (цепи началь ной ус тановки не показаны). Устройство работает в двухрежимах,В первом режиме на блоке 2(Фиг.1) посредством элементов37.137.п (фиг,З) набираются коды чисел команд которые с группы 14информационных выходов поступают нагруппы входов блока 5 счетчиков команд и по управляющим сигналам с группы 15 выходов блока 2 записываютсяь соответствующие счетчики 103.1,.103,п. Коды чисел определяют количество данных команд, формат в тесте для проверки микропроцессорныхкомплексов. Также на блоке 2 элементами 38.138,п набираются коды адресов, которыми задаются верхние инижние границы зон памяти, с которойбудут оперировать команды, принадлежа"щие к некоторой локальной последова-,тельности программы, Затем посредством элемента 40 коммутации (фиг.З)импульсом с выхода 26 коды верхнейи нижней границы записываются в регистр 104 и регистр 103,Во втором режиме по сигналу пускас элемента 41 коммутации блока 2(фиг.З) формируются тактовые импульсына выходах 27.1 и 27,2 блока 7 син-,.хронизации, По каждому тактовомуимпульсу с выхода 27,1 блока 7 синхронизации формируется новый код случайного числа на группе 28 выходовгенератора 8. Каждый случайный кодс выхода 28 генератора 8 поступаетна вход дешифратора ЗС блока 1 задания режима.При обнаружении очередного допустимого кода операции команды г-гоФормата срабатывает один из элементов ИЛИ 34.1-.34,п, выходной сигналкоторого открывает один из элементовИ 32.132.п.Элемент 32,х срабатывает по,кмпульсу с входа 27,2 Элемент 33. сраба"тывает поимпульсу с выхода элемента564631 1 О 35 532., так как элемент 33.1. открытпоступающим на инверторный вход логическим "0" с группы 23 выходов блока 5 счетчиков команд.Этот же импульс с выхода элемента32.1 блока 1 задания режима поступает на счетный вход блока 5 счетчиковкоманд, где задним фронтом вычитаетединицу, фиксируя тем самым, чтосформирован разрешающий коц операции.Единичный сигнал с выхода элемента 33 . устанавливает соответствующий триггер 29, в единичное состояние. Поэтому сигнал с выхода элементаИ 35 снимаетсяи, следовательно,дешифратор 30 закрывается по Ч-входудо момента окончания формированиякоманды выбранного формата, Сигнал 20с единичного вьгхода триггера 29.1через выход 10 блока 1 задания режима поступает на одноименный вход блока 4 выдачи теста. Одновременносигнал с выхода элемента 33. через 25выход 12 блока 1 задания режима поступает на. одноименный вход блока3 формирования форматов команд иодновременно с выхода 33, сигналпоступает на вход элемента ИЛИ 36,сигнал с выхода которого открываетэлемент И 31 для прохождения кадаоперации с входа 28 на группу 11информационных выходов блока 1 задания режима. Код операции с группы 11выходов блока 1 задания режима поступает на одноименный вход блока3 формирования форматов команд,Предположим, что блоком 1 заданиярежима сигналом с выхода 12 заданоформирование команды первого Формата.Поэтому по заднему фронту сигналасо входа 12 блока 3.1 (3,2) происходит запись кода операции командыс группы 11 информационных входовблока 3.1 (3,2), Этим же сигналомс входа 12 устанавливается в единичное состояние триггер 48, сигнал свыхода которого по заднему фронту повходу Ч 1 разрешит запись кода с50группы 25 информационных входов иа0-вход дешифратора 51, Данный кодбыл проверен на ограничения в блоке6 задания границ зон памяти, следующим образом. С группы 28 .информацион.ных входов на вторую (В) группу блоков 105.и 106 поступает случайныйкод, вырабатываемый генератором 8случайных кодов (Фиг.1) На первую(А) группу входов блоков 105 и 06поступают коды верхней и нижнейграниц зон памяти, которые хранилисьв регистрах 103 и 104 и задавалисьранее проектировщиком с блока 2. Импульс с входа 27,2 разрешит записьэтих кодов в блоки 105, 106 сравнения, Если код не выходит за установленные границы, то на инверторномвходе элемента И 107 будет логический 0, что откроет элемент И 107,проверенный код с группы 28 информационных входов поступает на группу25 входов блока 2,В случае, когда код будет выходить за границы зоны (верхнюю илинижнюю), то он будет игнорироватьсяпутем выдачи сигнала с выхода блока90 (91) сравнения, который закроетэлемент И 92 и данный код не поступит на группу 25 выходов блока 6,Таким образом, если код соответствует допустимому коду первогооперанда, сигнал с выхода дешифратора 51 (фиг.4) через элемент ИЛИ 56открывает элемент И 53.Элемент И 53 срабатывает по очередному второму тактовому импульсус входа 58.2 группы 27 входов блока3,1 (3,2) и разрешает запись по заднему фронту этого импульса кода операнда в регистр 45 с группы 25 входов блока 3,1 (3.2), а также устанавливает триггер 49 в единичноесостояние, Этот триггер 49 закрывает(единичного) выхода дешифратор 51по входу Ч 2 (дешифратор 52 по входуЧ 1),Далее аналогично описанному Формируется очередное случайное числогенератором 8 случайных кодов (Фиг.)и осуществляется его анализ дешифратором 52 (фиг.4), запись в регистр46 и установкой в единичное состояниетриггера 50, Если на этапе формирования первого или второго операнда очередное случайное число не соответствует допустимому коду соответствующего операнда, блок 3.1 (3,2) своегосостояния не изменяет до тех пор,пока с выходов генератора 8 не поступит допустимое число,После установки по заднему Фронтусоответствующего триггера 50 в единичное состояние закрывается по входуЧ 2 дешифратор 52 и открывается элемент И 55, Этот элемент срабатывает1564631 по очерецному тактовому импульсу свходов 58,1 и разрешает запись йнформации с выходов регистров 44-46 всоответствующие поля Р 1, Р 2, РЗ ре"гистра 47,Рассмотрим формирование командблоками 3,3 и 3.4.Работа блока 3.3 аналогично описанному начинается после вьделениякода операции и типа формата блоком1 задания режима. При этом по заднем фронту с входа 12 блока 33 осуществляется запись кода операции врегистр 59 группы 11 входов блока3.3 и, кроме того, установка в единичное состояние триггера 63, которыйсигналом с едичниного выхода открывает по входу Ч 1 дешифратор бб,Дешифратор 66 производит вьделение из последовательности случайныхкодов, поступающих на входы 25 блока3,3 первого допустимого кода первогооперанда (регистра получателя,фиг.12 - код 3,3 команды третьего фор мата). При поступлении на его Р-входтактового кода через элемент ИЛИ 70открьвается элемент И 67, который поочередному тактовому импульсу с входа 71,2 блока 3,3 срабатьвает и по 30заднему фронту разрешает запись кода операнда в регистр 60, а такжеустанавливает триггер 64 в единичное состояние, Этот триггер 64 сигналом с единичного (нулевого) выхода 35открывает (блокирует) элемент И 68(по входу Ч 2 дешифратор бб), ЭлементИ 68 срабатывает по очередному импульсу с входа 71.2 и разрешает за-,пись по заднему фронту кода данных 40с группы 25 входов 6 в регистр 62,а также устанавливает триггер 65в единичное состояние, Триггер 65 сединичного (нулевого) выхода открывает (блокирует) элемент И 69 45(по входу Ч, регистра 62).По очередному тактовому импульсус входа 71,1 блока З,З.сраГатываетэлемент И 69, выходной сигнал которого разрешает запись информации свыходов регистров 59-62 в регистр61, и этот же сигнал поступает навход блока 7 выдачи теста, В блоке 7аналогично описанному происходит сра"батьвание элементов ИЛИ 99, триггера . 5589 и элемента И 92 и формирование по-.тенциала на выходе 91,1 распределителя 91 импульсов, По этому сигналучерез группу выходов регистра 61 и Р-входам регистра 88 подключаютсяполя Р 1, Р 2 и РЗ регистра б. блока3,3 (фиг.5), образующие первый байткоманды третьего формата Далее поочередному импульсу с входа 102,1блока 4 срабатывает элемент И 97,вследствие чего осуществляется записьэтой информации в регистр 88. С выхода регистра 88 блока 4 выдачитеста код первого байта команды подается на контролируемый микропроцессор.По очередному импульсу с входа102,2 блока 4 формирования теста распределитель 91 переходит во второесостояние, поскольку с выхода элемента И 98 не пришел единичный сигнална вход сброса триггера 89 и входэлемента И 93, и вьдает потенциална выходе 91.2, который перестраиваетмультиплексор 90 на прием содержимогополя Р 4 регистра 61 с выходов 19.3блока 3.3 формирования формата команд (Фиг.5), Это поле содержит второй байт команды, Кроме того, срабатьвает элемент И 95, сигнал с выходакоторого выполняет в блоке 4 действия, аналогичные описанным, и срабатьвает триггер 29.3, открывающий дешифратор ЗО блока 1 задания режима(фиг,2) .для Формирования очереднойтестовой команды.Затем по тактовому импульсу свхода 102.1 срабатьвает элементИ 97 блока 4 вьдачи теста, которыйразрешает запись кода второго байтакоманды в регистр 88, откуца он поступает на входы контролируемого микропроцессора, Далее устройетво переходит к формированию следующей тестовой команды,Если блоком 1 (Фиг.2) сигналомс выходов 12, 10 задано формированиекоманды четвертого Формата то позаднему Фронту импульса с входа 12происходит запись. кода операции врегистр 72 блока. 3.4 (Фиг.б) и установка в единичное состояние тригге"ра 77, открьвающего своим единичнымвыходом по вхопу Ч 1 дешифратор 81,Дешифратор 81 срабатывает по одномуиз выходов разрешающего кода условияпри подаче соответствующегс случайно"го числа с группы 25 входов олока3,4, В результате этого выходнымсигналом элемента ИЛИ 86 открьваетсяэлемент И 82, который, срабатываяпо очередному импульсу с входа 87.2, 564631 0разрешает по заднему Фронту залиськода условия в регистр 73 и, крометого, устанавливает триггер 64 вединичное состояние, Триггер 64потенциалом с единичного (нулевого)выхода открывает (закрывает) элемент И 83 (по входу Ч 2 дешифратор81), который срабатывает по очередному импульсу с входа 87,2 блока3,4, а также устанавливает триггер79 в единичное состояние по заднемуфронту триггер 80, Триггер 80 потенциалом с единичного (нулевого) выхода открывает (закрывает) элементИ 85, который, срабатывая по очередному импульсу с входа 87,1 блока3,4, разрешает запись информации свыходов регистров 72-75 в регистр76, а также через элемент ИЛИ 99 устанавливает триггер 77 блока 4(фиг.7) в единичное состояниеДалее в блоке 4 вьдачи теста аналогично описанному формируется сигнал на выходе 91,1 распределителя 91,По этому сигналу выходы полей Р 1,Р 2 и РЗ регистра 76 (Фиг.6) блока3,4 через мультиплексор 90 подключаются к Р-входам регистра 88. Тестовая команда с выходов блока 4 поступает на входы контролируемых микропроцессоров,По очередному импульсу с входа102.2 распределитель 91 переходитво второе состояние, Формируется сигнал на выходе 91,2, который настраивает.мультиплексор 90 на передачусодержимого поля Р 4 регистра 76 на0-входы регистра 88, Поэтому очередной тактовый импульс с входа 102,через элемент И 97 разрешает записьвторого байта кода команды в регистр88, откуда он поступает на входыпроверяемого микропроцессора, Поочередному импульсу с входа 102,2блока 4 распределитель 91 переходитв третье еостояние, которому соответствует сигнал на выходе 91.3. Поэтому сигналу мультиплексор 90 настраивает на передачу в регистр 88содержимого поля 5 регистра 76 блока 3,4 (фиг,6). 1 алее по очередномуимпульсу с входа 102,1 через элементИ 97 разрешается запись информациив регистр 88, в результате чего внем оказывается третий байт тактовойкоманды четвертого формата,Кроме того, в блоке 4 срабатываетэлемент И 94, который сигналами с выхода 29.4 блок;1 (фиг.2) и выход,.91,3 распределителя 31 имлузп сон блока 4 (фиг,7) устанавливает в нулевоесостояние триггер 29,4, в результате5чего через элемент И 35 открываетсяпо входу 7 дешифратор 30 блокадля анализа случайных чисел с выходовгенератора 8 случайных кодов,Выходной сигнал элемента И 94 через элемент ИЛИ 100 устанавливает аналогично описанному в нулевое состояние триггер 89 и распределитель 91,Далее устройство функционируетаналогично описанному,При необходимости прекращенияработы устройство отключается сигналом останова с элемента 41 коммута 1 нж пульта 2 управления, подаваемого20 с выхода 18 блока 2 на одноименныйвход блока 7 синхронизации.формула изобретения25 1,Устройство для отладки микропроцессорных систем, содержащее блок задания режима работы, и блоков формирования Форматов команд, блок вьдачи теста, блок синхронизации, гене ратор случайных кодов, причем первая группа информационных выходов блока задания режима работы подключена к первой группе информационных входов блока выдачи теста, первая 35 группа инфор ационных в одов которого соединена с группой входов начальной установки блока задания режима работы, вторая группа информационных выходов блока задания режима соедине на с первыми группами входов соответствующих блоков формирования форматов команд, выход и группа информационных выходов 1.-го блока (з=1,п) формирования форматов команд соединены с соответствующими разрядами второй и третьей групп информационных вхолов блока выдачи теста, вторая группа инфорйационных выходов которого соединена с группой информационных выходов устройства, первый выход блока синхронизации подключен к входу запуска генератора случайных кодов, группа выходов которого подключена к группе входов разрешения блока задания режима, первый выход блока синхронизации подключен к соответствующему разряду первой групль входов 1-го блока формирования форматов команд и соответствующему разрядучетвертой группы входов блока выдачи теста, второй выход блока синхронизации подключен к входу с)рбирования блока задания режима работы, соответствующему разряду первой группывходов блока .-го формирования Форматов команд и соответствующему разряду четвертой группы входов блока выдачи тестов, о т л и ч а ю щ е еС я тем, что, с целью повышения достоверности отладки, в устройство введены блок задания начальных условий, блок счетчиков команд, блок сравнения, причем третья группа выходовблока задания режима работы подключена к вторым группам входов блока формирования форматов команд, четвертая группа выходов блока задания режима работы подключена к группе входов вычитания блока счетчиков комад, выход переполнения которого подклю: чен к первому входу останова блока синхронизации, группа выходов кодов команд блока задания начальных условий подключена к группе информацион ных входов блока счетчиков команд, группа информационных выходов которого подключена к группе информациои 10 ных входов блока задания режима ра- ЗО боты, вторая и третья группы выходов кодов адресов и группа синхровходсв блока задания начальных условий соединены соответственно с первой группой информационных входов блока сравнения и группой синхровходов блока счетчиков команд, группа выходов блока сравнения соединена с третьими группами входов блоков формирования форматов команд, первый и второй вы- щходы блока задания начальных условий подключены соответственно к входу пуска и второму входу останова блока синхронизации, выход блока выдачи тестов подключен к входу разрешения блока счетчиков команд, вторая группа выходов блока выдачи тестов подключена к входам начальной установки соответствующих блоков Формирования формата команды, второй и третий выходы блока синхронизации подключены соответственно к входу 1 аз 1 ешенияблока сравнения и входу сброса блокасчетчиков команд, группа выходов генератора случайных кодов подключенак второй группе информационных входовблока сравнения,2.Устройство по п,1, о т л и -ч а ю щ е е с я тем, что блок задания режима содержит и триггеров, дешиФратор первый элемент И первуюгруппу элементов И, вторую группуэлементов И, группу элементов ИЛИ,второй элемент И, элемент ИЛИ, причем единичные выходы триггеров подключены к соответствующим разрядампервой группы выходов блока, нулеьыевыходы триггеров подключены к соответствующим входам второго элементаИ, выход которого подключен к стробирующему входу дешифратора, выходыдешифратора подключены к соответствующим входам элементов ИЛИ группы,выходы которых подключены к первымвходам соответствующих элементов Ипервой группы, группа выходов первого элемента И подключена к второйгруппе выходов блока, выходы первойгруппы элементов И подключены ксоответствующим разрядам третьейгруппы выходов блока и прямым входамэлементов И второй группы, выходыкоторых подклюЧены к единичным входам соответствующих триггеров, ксоответствующим разрядам четвертойгруппы выходов блока и к соответствующим входам элемента ИЛИ, выходэлемента ИЛИ соединен с управляющимвходом первого элемента И., группавходов начальной установки блокаподключена к нулевым входам соответствующих триггеров, группы входовразрешения блока подключена к инверсным входам соответствующих элементовИ второй группы группа информационных входов блока подключена к группеинформационных входов дешифратора игруппе входов первого элемента Ивход стробирования блока подключен квторым входам первой группы элементов И,