Устройство для контроля неисправностей

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНРЕСПУБЛИН щ) С 06 Г 11/26 льство СССР 11/26, 1985. ство СССР 1/26, 1981. НТРОЛЯ НЕ и сится к вычис ет быть испол о нтальном исследуктурно-избыточистем. Целью пись сполне ния; имергге ма ра прнращ на фиг. 4 мы сравнения ия, примерп"римерна Фиг.я и схемы тель полне реали 5 в ован ован зации сх схема ре требован стра состоян точныхв частно-про ения; ниаграммьНа йи еж ров ная схем неисправ функци ства э исправЕЕа ная сх схема ается к состаникативно центр мик11 ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЬПИЯМПРИ ГННТ СССР 1) 4270832/24-242) 20.04.876) 15,05.90, Вюп. Р 181) Омский политехнический инсти2) А.П.Панков, В.М.ТанасейчукА.В.Галинин3) 68 1.32 (088.8)(54) УСТРОЙСТВО ДЛЯ ПРАВНОСТЕЙ(57) Изобретение отн тельной технике и мо зовано при экспериме ванин надежности стр ных вычислительных с обретение относится к вычислий технике и может быть испольпри экспериментальном исслеи надежности структурно-избывычислительных систем (ВС),ности при исследовании аппаратграммных средств обеспеченияости и устойчивости функциония вычислительного процесса.ь изобретения - расширениеональных возможностей устрой.а счет выявления кратных неностей,фиг. 1 представлена структурема устройства 1 на фиг, 2 -мультиплексора управления за 2изобретения является расширение функциональных возможностей устройстваза счет выявления кратных неисправностей. С этой целью в устройство,",содержащее блок оперативной памяти,первый выходной регистр, дешифраторуправления записью, введены мультиплексор искажения, блок заданияетестов и анализа реакций, схема сравнения, первый и второй дешифраторыуправления обменом, с второго по и-йвыходные регистры, регистр состояния,дешифратор адресов, и шинных формирователей, п.триггеров, первый ивторой входные буферные регистры,счетчик адреса, мультиплексор управления записью, входной регистр данных, регистр искаженных данных, триггер приращения и генератор тактовыхимпульсов. 7 ил,я прерывания, п олфиг. 6 и 7 - вработы устройсг, 1 представлена структурустройства 1 для контроля остен (УКН), которое подклюмагистрали 2, входящей вроЭВМ 3 (например,"Электро- и т.п.), включающей операпоминающее устройство 4 и ый процессор 5.564626 ор 3 каэ 116 Подиям и но ы осударств аб.,ПрОИ 9 В нно-и жго Редактор А.Огар Со Те витель Г,Виталид М,Дидык тираж 564нного комитета ло изобрете 3035, Москва, Ж, Раушск тельскнй комбинат "Патент ктор В,Кабаций ям при ГК5 од, ул, Гагарина, 1Устройство содержит (фиг.1) дешифратор 6 адресов, блок 7 магистральных приемников, первый и второй входные буферные регистры 8 и 9, регистр 10, состояния, блок 11 оперативной памяти, счетчик 12 адреса, мультиплексор 13 управления записью, дешиАратор 14 управления записью, два дешифратора 15 и 16 управления оменом, блок 17 из и выходных регис ров, включающий регистры (РВ) 18(1) 1 (п), счетчик 19 времени, мультип ексор 20 искажения, регистр 21 искаженных данных, входной регистр 22 данных, блок 23 иэ п триггеров обмна, включающий трчггеры 24(1)-24(и) сему 25 сравнения, блок 26 иэ и шнных Аормирователей, содержащий шинные Формирователи (ШФ) 27(1)- 20 2(и), генератор 28 тактовых импуль"- св, триггер 29 приращения и схему ЗО требования прерывания,Информационные выходы 31(1)-3 1(3) бпока 11 подключены к входам разрешения дешиАраторов 14-16 соответствэнно. Выходы 32(1)-32 дешифрато- ра 14 соединены с входами управления записью регистров 21 и 22, счетчика19 и регистров 18, Выходы 33(1)- 33(и) дешифратора 15 и выходы 34(1)- 34(п) дешифратора 16 соединены с входами сброса и установки триггеров блока 23, .ЭВМ 3, блок 7 и схема ЗО образуют в совокупности блок задания тестов и анализа реакций устройства.Мультиплексор 13 управления запйсью содержит (Фиг.2) элементы Н 35, 2 ИЛИ-НЕ 36, 2 ИЛИ-НЕ 37, 2 ИЛИ-НЕ 38, 2 И 39 и 40, Блок 13 может быть выполнен в ви 40 де программируемой логической матрицы.На Аиг, 3 приведена конкретная реализация схемы триггера 29, состоя-шей из элемента 2 И 41, триггера 42 и элемента 43 задержки.На фиг. 4 приведена конкретная реализация схемы 25, состоящей из и-входового элемента И-НЕ 44, блоков 45(1)-45(п) логики, включающих элементы 2 И-НЕ 46(1)-46.(п) и двухвходовые сумматоры 47(1)-47(и) по модулю, Схема 25 может быть реализонана на программируемой логической матрице.55Согласно схеме на фиг. 5 регистр 1 10 состоит из триггера 48 "Начало работы", триггера 49 "Аварийное от Ю К 2 О 0 0 0 0О 1 1 О 1 0 1 1 1 1 1 ВЗ О 0 1 1 0 О 1 00 1 1 0 1 1 О Слова, записанные в блоке 11, имеют следующую структуру". и разрядов предназначены для записи в один иэ РВ 18(1)-18(и) или счетчик 19 (в соответствии с управляющими сигналами от дешифратора 14), ш разрядов управляют через дешифратор 14 записью соответствующего регистра 11 или счетччка 19 или подключением на передачу информации одного из п формирователей 27, составляющих блок 26, через блок 23,. где для каждого ШФ 27(1)-27(и) имеется соответствуюключение" и триггера 50 "Разрешениепрерывания", а схема 30 включает ма"гистральные приемники 51 и 52, магистральные передатчики 53-56, триггер 57 прерывания, триггер 58 схемытребования прерывания и элементы2 И-НЕ 59 и 60,Блок 7 предназначен для подключе"ния к магистрали 2 ЭВМ. Регистры 9необходимы для записи в блок 11 инФормации разрядностью большей, чемпозволяет магистраль 2,Регистр 10 содержит следующиеразряды: 1 - разрешение работы, 2аварийное отключение, 3 - разрешениепрерывания .Блок 11 служит для записи 1 с-разрядных слов, причем 1 с = и + ш + 4,Мультиплексор 20 предназначен длявнесения искажений в информационныеразряды слова, Фиксируемого в реги"стре 22, тип вносимого искажения кодируется двумя разрядами для каждогоразряда информационного слова, приэтом различаются искажения: "00"нет искакения, "01" - константа "0",10" - константа "1, 11" - инверсия, искаженное инАормационное словофиксируется в регистре 21, функция,выполняемая мультиплексором 20, описывается таблицей, где Е 1, К 2 - разряды РВ 18(З) и 18(4) соответственно,1 - разряд информационного слова регистра 22 ВЗ - искаженный разряд информационного слова,64626 510 разрядов,5 15 щий триггер, Выбор соответствующего дешифратора 14, 15 или 16 производится одной из трех шин 3 1(1)-3 1(2), снимаемых с блока 11, Один разряд является управляющим сигналом для триггера 29 и поступает через элемент 43 на Б-вход триггера 42,Схема 25 выполняет Функцию сравнения поступающей из блока 26 информации с информацией, записанной в РВ 18( 1) и 18(2), В РБ 18(2) записана информация о разрядах, которые будут анализироваться в схеме 25, а в РВ 18(1) записана информация об уровне ("0" или "1") анализируемого разряда. Разряды РВ 18(2), установленные в "1", указь 1 вают на анализ соответствующих разрядов информационного слова, поступающего с одного из 1 Ф 27(1)-27(п), Первый - и-й разряды РВ 18(1) и первый - и-й разряды информационного слова одного из ШФ 27(1)-27(п) соединены с первыми и вторыми входами блоков 45(1)- 45(п) соответственно, которые являются первыми и вторыми входами элементов 47(1)-47(п). Первый - и-й разряды РВ 18(2) подключены к третьим входам блоков 45(1)-46(п), к первым входам которых подключены выходы элементов 47( 1)-47(п). Выходы элементов блоков 45(1)-45(п) соединены с элементом 44. Работа схемы 25 может быть описана выражением СС = (Р 1(1) Ю Р 2(1 Л А РЗ(1)ЛЛ(Р 1(п) Ю Р 2(п)Л Л РЗ (и), где Р 1 (1) -Р 1 (и) - первый - и-й разряды РВ 18(1), Р 2(1)-Р 2(п) первый - и-й разряды информационного слова одного из ШФ 27,(1)-27(п); РЗ(1)-РЗ(п) - первый - п-й разряды регистра 18(2); СС - выход схемы 25.Устройство предназначено для имитации неисправностей, Формирования управляющих воздействий и анализа ответных сигналов, с помощью которого осуществляется введение в ВС различных типов отказов и сбоев. Введение неисправностей осуществляется с помощью и на магистрали (типа ."Общая шина", "ИУС" и т.п.) путем доступа к элементам системы в режиме внепроцессорной связи, Формирование сигналов управления интерфейсом осуществляется устройством в режиме логической генерации, те, генерации управляющих воздействий при совпадении определенных условий. В этом режиме осуществляется захват управления на интерфейсе, после чего происходит ввод информапии в устройство, ее искажение с помощью блоков 20-22 и запись по различным адресам,В режиме логической генерации блок 11 работает с быстродействием в 2- 3 раза больше, чем осуществляется прием и выдача управляющих сигналов магистрали.Возможно применение устройства для магистрали с тремя состояниями, с открытым коллектором и открытым 15 эмиттеромаРабота устройства заключается вформировании сигналов неисправностей непосредственно ка интерфейсе,.а также путем эмуляции различных ре жимов работы магистрали: захват управления на интерфейсе, операции адресации, ввода и вывода информации,выработка ложных прерываний и потерянастоящих и т,п, Каждому из релимов 25 имитации неисправностей соответствует микропрограмма, записываемая вблоке 11, Возможно применение устройства в любом интерфейсе, при этомизменяются только микропрограммы 30 блока 11 и количество используемыхвь;ходных регистров. Устройство вставляется в штатный разъем ВС, его входы и выходы подключаются к всем информационным, адресным и управляющим,пинам магистрали, Возможно также 35подключение выходных регистров ивходных шинных Формирователей к шинам (точкам) ВС, которых нет в интерфейсе (внутренние сигналы модулей, процессора и т.д.), Информационный выход регистра 21 и информационный вход регистра 22 подключаютсяк инфорь ациокным шикам магистрали,Выходы РВ 8(5)-18(п) соединяются суправляющими шинами, шинами выработки45прерываний, адресными и т.п. в зависимости от типа примекяемога интерФейса. Регистры 21 и 22 со схемой 20используются цля оргакизац:п режима 50"Ввод искажения/вывод". Таким образом, обеспеччвается внесение заданныхтипов искажений в заданное число Программируемая схема 25 служит для синхронизации вводимых неисправностей с отпелькьпя событиями на магистрали и для выполнения определенных логических условий, необходимыхдля захвата управления на магистрали, 1564626а также непосредственно управления вводом и выводом информации.На Фиг. 6 показаны временные диаГраммы работы устройства 1 в режиме5 лОгической генерации. Работа происходйт следующим образом: тактовые импульсы с генератора 28, проходящие через триггер 29, при установленном инверсном информационном выходе триг О г ра поступают на счетчик 12, с инф рмационного выхода которого выдае ся адрес:на адресный вход блока 11, атакже поступают на вход Х 2 мультип 4 есора 13 и при установленном тригг ре 48, сброшенном триггере 49 п ступают на вход выборки блока 11, С гнал с первого информационного вых да блока 11 поступает на информа,онные входы первого - и-го регист 2 О рв 18 и счетчика 19 и записывается в РВ 18(1), вход записи которого поцключен к одному из управляющих выхода деннфраеора 1 Е, ннфорнанноннеЫ вход которого соединен с вторым ин Ф рмационным выходом блока 11 и инф рмационными входами дешифраторов 1 и 16, Выбор дешифратора производится третьим, четвертым и пятым инф)рмационными выходами блока 11, шестой информационный выход блока 11 (б 1) установлен в "1". Таким образом записываются все регистры 18. В однфм из последующих тактов установкой оного из триггеров блока 26 разрешаеся прохождение информации с выхода сответствующего шинного Формировател в схему 25, В следующем такте производится запись в счетчик 19, сбрасывается разряд 01 и устройство пере 40 хдит в режим ожидания требуемой информации. После ее прихода срабатывае схема 25, а триггер 42 разрешает прохождение тактовых импульсов на " мультиплексор 13 и вход начальной установки счетчика 19.В первом такте в РВ 18(1) записы"вЬется информация, устанавливающаявйход схемы 25 в "1", прн этом инфор. мационный выход В 1 блока 11 установлен в "1".5 О На Фиг 7 представлены временные дйаграммы работы устройства при Формйровании сигналов управления прерыванием программы. Аналогичным образом могут быть сформированы сигналы для захвата управления на магистрали и сигналы управления вводом-выводома В первом и втором тактах программируемая схема 25 настраивается на ожидание сигналов "Ввод" и "ППР" записью необходимой информации в РВ 18(1), 18(2), в третьем такте выдается сигнал "ТПР" записи информации в регистр 18(5), в четвертом устанавливаются счетчик 19 и триггер 42, Таким образом, схема переходит в состояние ожидания сигналов "ППР" и "Ввод", после получения которых в пятом такте производится сброс сигнала "ТПР", в следующем (шестом) такте производится запись РВ 18(1), в седьмом - РВ 18(2), т.е. схема 25 настраивается на сигналы "Ввод" и "ППР", которые должны принять значение "1". В следующем такте производится запись одного из РВ 18(5-и) для выдачи адреса вектора., а в следующем (девятом) такте - сигнала "Синхронизация пассивного ("СИП") В десятом такте записывается счетчик 19 и устанавливается триггер 42, Таким образом, схема переходит в сотояние ожидания, После срабатывания схемы 25 в одиннадцатом и двенадцатом тактах производится сброс "СИП" и адреса вектора.Аналогично могут быть сформированы сигналы управления для других известных интерфейсов (напримерр "ИУС", "Общая шина" "2 К" и т.п.), Блок памяти может быть выполнен на элементах типа 541 РУЗ, обеспечивающих быстродействие при считывании информации порядка 70 нс, что является достаточным для соблюдения принятых временных задержек формирования сигналов управления интерфейсом,Формула и э о б р е т е н и яУстройство для контроля неисправностей, содержащее блок оперативной памяти, первый выходной регистр и дешифратор управления записью, причем информационный выход блока оперативной памяти подключен к информационному входу первого выходного регистра, о т л и ч а ю щ е е с я тем, что, с целью расширения Функциональных возможностей за счет выявления кратных неисправностей, в него введены мультиплексор искажения, блок задания тестов и анализа реакций, схема сравнения, первый и второй де" шифраторы управления обменом, выход10 20 25 30 40 ные регистры с второго по и-й, регистр состояния, дешифратор адресов,и шинных формирователей, п триггеровобмена, первый и второй входные буферные регистры, счетчик адреса,счетчик времени, мультиплексор управления записью, входной регистр данных, регистр искаженных данных, триггер приращения и генератор тактовых импульсов, причем первый информационный выход блока оперативной памяти соединен с информационными входами с второго по г.-й выходных регистров и счетчика времени, второй информационный выход блока оперативной памяти подключен к информационным входам дешифратора управления записью, первого и второго дешифраторов управления обменом, третий, четвертый и пятый информационные выходы блока оперативной памяти соединены с входами разрешения соответственно дешифратора управления записью, первого и второго дешифраторов управления обменом, шестой информационный выход блока оперативной памяти подключен к установочному входу триггера приращения, вход сброса которого соединен с выходом схемы сравнения, первый информационный вход которой подключен к информационному выходу .первого выходного регистра, второй информационный вход схемы сравнения . соединен с информационным выходом второго выходного регистра, третий информационный вход схемы сравнения подключен к информационным выходам с первого по и-й шинных формирователей, входы управления которых соединены с информационными выходами с первого по и-й триггеров обмена, входы сброса которых соединены соответственно с первого по и-й выходами первого дешифратора управления обменом, установочные входы с первогопо и-й триггеров обмена соединены спервого по и-й выходами второго де"шифратора управления обменом, информационные, выходы третьего и четвертого выходных регистров соединенысоответственно с первым и вторым информационными входами мультиплексораискажения, управляющий вход которогбподключен к информационному выходу входного регистра данных, выход мультиплексора искажения соединен с информационньпк входом регистра искаженных данных, информационные входы разрядов "Разрешение прерывания","Начало работы" регистра состоянияподключены к информационному входублока задания тестов и анализа реакций, синхровход регистра состояниясоединен с первым выходом дешифратора адресов, второй и третий выходыкоторого соединены с входами управления записью первого и второго входных буферных регистров соответственно, четвертый и пятый выходы дешифратора адресов подключены к первомуинформационному входу мультиплексорауправления записью и входу управления записью счетчика адреса соответст.венно, счетный вход которого соединен с выходом триггера приращенияи вторым информационным входом мультиплексора управления записью, первый управляющий вход которого соединен с выходом разряда "Начало работы"регистра состояния, второй управляющий вход мультиплексора управлениязаписью соединен с выходом разряда"Аварийное отключение" регистра состояния, выходы разрядов "Аварийноеотключение" и "Требование прерывания"регистра состояния подключены к входу прерывания блока задания тестови анализа реакций, информационныевыходы первого и второго буферныхрегистров соединены с информационными входами блока оперативной памяти,адресный вход которого подключен кинформационному выходу счетчикаадреса, входы управления записью спервого по и-й выходных регистров,счетчика времени, первый и второйвходы управления записью регистраискаженных данных и вход управления записью входного регистра данныхподключены к выходам с первого по-й дешифратора управления записью(где= и + 4), выход переполнениясчетчика времени соединен с входомразряда "Аварийное отключение" регистра состояния, счетный вход счетчика времени соединен с выходом гене-ратора тактовых импульсов и разрешающим входом триггера приращения,входы начальной установки счетчикаадреса, счетчика времени, первогои второго входных буферных регистров,с первого по и-й выходы регистров,регистра входных данных, регистра искаженных данных, установочные входыразрядов "Аварийное отключение",б оты" регистра состояния, синхровходыс первого по п-й триггеров обмена, синхровход триггера приращения соединены с выходом сброса блока задания тестов и анализа реакций, информационные входы с первого по п-й триггеров обмена, синхровход и информационный вход разряда "Аварийное отключе 11ние регистра состояния подключены к шине нулевого потенциала информаУ ционные входы счетчика адреса, регитра состояния, а также первого и торого входных буферных регистров одключены к информационному выходу лока задания тестов и анализа реака ий, информационный вход дешнфратора дресов подключен к информационномуе ыходу блока задания тестов и анализа еакций, первый и второй входы раз О ешения дешифратора адресов соединеныуправляющим выходом блока задания естов и анализа реакций, шестой выход дешифратора адресов подключен куправляющему входу блока заданиятестов и анализа реакций, информационные выходы с пятого по п-й выходных регистров соединены с информационным входом блока задания тестови анализа реакций, выхоц регистраискаженных данных является выходомустройства для подключения к информационному входу объекта контроля,вход входного регистра данных является входом устройства для подключения к информационному выходу объектаконтроля, входы с первого по и-йшинных формирователей являются входами устройства для подключения куправляющему выходу объекта контроля, первый и второй выходы мультиплексора управления записью соединены с входами "Запись-чтение" и "Выборка кристалла" блока оперативнойпамяти соответственно.