Устройство для формирования тестов

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕОЪБЛИН 8044 11 26 59 4 ИСАНИЕ ИЗОБРЕТЕНИ ОСУДАРСТВЕННЫЙ НОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ К АВТОРСКОМУ С 8 ИДЕТЕЛЬСТВ(71) Кишиневский политехнический институт им. С. Лазо(56) Авторское свидетельство СССР В 888003, кл. С 06 Р 11/26, 1980.Авторское свидетельство СССР У 1156079, кл. С 06 Р 11/26, 1983. (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ ТЕСТОВ(57) Изобретение относится к области автоматики и вычислительной техники и может использоваться для генерации функционально полных тестовых программ при стохастическом контроле сложных дискретных объектов. Цель изобретения - расширение области применения эа счет возможности синтеза тестов для дискретных объектов типа микропроцессоров. Устройство .содержит генератор, два коммутатора, группу сумматоров по модулю два, генератор псевдослучайных чисел, блок стековой памяти, блок дешифрации, блок памяти. Очередная последовательность событий появляется на выходе устройства в зависимости от содержимого блока стековой памяти и условной вероятности формирования этой последовательности. Процесс продолжается а асинхронно, последовательно и поразрядно до обнуления блока стековой памяти. 8 ил,1444781 ОЯ Фа Ч Составитель А Техред Л.Олийн ская Корректор М. Демчи Редактор О. Спеси Подписи оизводственно-полиграфическое предприятие, гУжгород, ул. Проектная, 4 каз 6482/48 Тираж 704 ВНИИПИ Государственного по делам изобретений 113035, Москва, Ж, Раушкомитета СС открытийкая наб., дИзобретение относится к областиавтоматики и вычислительной техникии может быть использовано для моделирования марковских ветвящихся про 5цессов, а также в качестве специализированного стохастического генератора тестовых последовательностей всоставе систем стохастического функционального контроля дискретных объектов, включая микропроцессорные.Цель изобретения - расширение области применения за счет обеспечениявозможности синтеза тестов для дискретных объектов типа микропроцессоров.На фиг. 1 показана структурная схе;ма устройства; на Фиг. 2 - схема генератора тактовых импульсов; на фиг.3 -схема блока стековой памяти; на 20Фиг, 4 - блок памяти; на Фиг. 5 -блок дешифрации; на Фиг. 6 - схемамультиплексора; на Фиг. 7 - схема демультиплексора; на Фиг. 8 - схема демультиплексора блока памяти. 25Устройство (Фиг. 1) содержит генератор 1 тактовых импульсов, комму-,татор, образованный группой мультиплексоров 2.12.п, с выходаии3. 13.п.п. и 4.14,п группурегистров 5. 15,К, группу сумматоров 6 по модулю два, генератор 7псевдослучайных чисел, мультиплексор8, блок 9 стековой памяти, блок 10памяти блок 11 дешифрации, коммутаЭ фтор, построенный на демультиплексорах 12-14, триггер 15 пуска, вход16 начальной установки, вход 17 начальных условий устройства.Генератор тактовых импульсов40(фиг, 2) содержит синхрогенератор18, элемент И 19, триггер 20, элемент И-НЕ 21, триггер 22, резистор23.Блок стековой памяти (фиг. 3) содержит элемент И 24, элемент ИЛИ 25,счетчик 26, группу регистров 27 сдви"га,Блок памяти (фиг. 4) содержит элемент И 28, счетчик 29, узел 30 памяти, демультиплексор 31.Блок дешифрации (Фиг. 5) содержит дешифратор 32, группу триггеров 33.Мультиплексор (фиг. 6) содержитгруппу мультиплексоров 34,134.ш,Демультиплексор (фиг7) содержитэлементы И 35, 36,Мультиплексор блока памяти (Фиг,8) содержит группу демультиплексоров 37,Блок 10 предназначен для установления соответствия между двоичным числом Ь,Ь Ь , (Ь е Е 0,1), Ь, - старший разряд числа из числовой пос-" ледовательности Ь = 0,1,2"-1 , сформированного на выходах первого сумматора 6 группы и мультиплексоров 2 группы, и последовательностью двоичных кодов, которыми могут быть двоичные числа Б,. и/или команды проверяемого микропроцессорного устройства, где Ба Ь,= 0,2 " .На выходах сумматора 6 и группы мультиплексоров 2 Формируется п-разрядное двоичное число (вектор) старший разряд числа) из числовой последовательности Ь = (0,12"-1), Например, если и = 4, то двоичное число Б= ЬоЬ,ЬЬ , где Б; е Ь, лежит в пределах (00001111) и является адресом двоичной последовательности М., записанной в блоке 30 памяти. Следовательно, значение и определяется верхним пределом 1 о.2 М 3, где М - число всех последовательностей М (для рассматриваемого примера шахМ 1= 2 = 16 последовательностей).1(аждая двоичная последовательность М представляет собой последователь 1ность из двоичных чисел Б; и/или последовательность, состоящую из пар аА , где а , - логическое значение "0" или "1", которое необходимо подать на соответствующий вход А диагностируемого объекта. Здесь КО, 1,2 - номер по порядку пары аА, а значение +1 соответствует числу битов в тестовом наборе (под тестовым набором будем понимать двоичный вектор, подаваемый за один такт по всем входам контролируемого объекта, в данном устройстве тестовый набор формируется побитово, а под тестом (тестовая программа) подразумевается конечное число тестовых,наборов).Блок 11 предназначен для распределения значений битов а(а0, Ц ), К - порядок бита (а в двоичной последовательности), соответствующий последовательности двоичных пар а Аа,А, , по соответствующим адресам А данной последовательности.Например, если тестируемый объект имеет 16 входов, тогда значения числаз14447814А лежат в пределах (О. 15), т,е, объекта. Для и = 4, 1 = 0,7, напринеобходимо 1 а16=4 разряда памяти мер М-я последовательность будетдля задания соответствующего значе- записана в ячейку блока 30 памятиния номера входа Адиагностируемого 5 в следующем виде:Ь,Ь,Ь.,Ь, А, а, А, а А, а А, 3: 0 0 1 0 (01) 0 0000(11) 1 0001(11) 0 0010(11) 0 0111(10), что соответствует подаче восьмеричного кода (100) на входы диагностируемого объекта с 1-й по 8-й, при этом первый выход дешифратора 32 связан через соответствующий 0-триггер 33 с.первым входом объекта, второй выход дешифратора 32 с вторым входом объекта и т.д., и каждое двоичное число и пара а А заканчивается двумя битами, значения и функции которых описаны в тексте.Узел 30 памяти предназначен для хранения последовательности двоичных кодов. Объем памяти узла 30 должен быть не меньше количества бит, зани-. 25 маемых всеми заданными последовательностями двоичных кодов. При этом дан" ная последовательность представляет собой множество двоичных чисел (Я;) и/или множество пар аА , где а - логическое значение "0" или "1", которое необходимо подать на соответ-" ствующий вход А (А- двоичный код номера входа) контролируемого дискретного объекта Ос = 0,1,2), Каж 35 дый двоичный код последовательности сопровождается двумя разрядами, которые определяют значения уровней логических сигналов соответственно ,на первом и втором выходах узла 30 памяти. Двоичные значения этих раз- рядов имеют следующие функции: "0" и "1" на первом и втором выходах узла 30 памяти соответственно на группе выходов узла 30 памяти дво"45 ичное число ЪЬи считывание из узла 30 памяти необходимо продолжить, "1" и "1" на первом и втором выходах узла 30 памяти соответственно на группе выходов узла 30 памяти пара аА 1, и считывание из узла 30 памяти продолжается, "1" и "0" на " первом и втором выходах узла 30 па-Ф мяти соответственно считывание из узла 30 памяти закончится. Синхровхо-. ды и входы последовательного занесе-. ния регистров 27 сдвига группы, а ,также. информационные входы параллель-ыа 9 записи и управляющий вход с%етчика 26 используются при подготовке устройства к работе. Через вход 16 устройства на управляющий вход Ч и вход установки в "0" счетчика 26 подается уровень "0", устанавливая, тем самым режим параллельной записи, а на информационные входы Д,-Э 4 счетчика 26двоичныйкод числа 2, т,е. код 0100.Для записи двоичного значения начального числа регистра 27 сдвига группы устанавливаются в режим после" довательного занесения со сдвигом информации вправо. Пред этим регистры 27 группы устанавливаются в"0", подав через вход 17 устройства на входы установки в "0" уровень "0". Через вход 17 устройства на управляющие входы Ч, регистров 27 группы подается уровень "0", на входы Ч- уровень "1", а на соответствующие информационные входы 0- двоичный код начального числа, который записывается подачей тактового импульса на синхровходы регистров 27 группы.На группе регистров 5 задается число И - условная вероятность, величина которого лежит в пределах от 0 до 2 -1. Если сумма чисел, подаваемая на входы К-разрядного сумматора 6, меньше 2 -1, то на выходе1 спереноса сумматора 6 будет нуль, если сумма больше 2 -1, то на выходе переноса сумматора 6 будет еди" ница. Так как вероятность появлениялюбого числа на выходе генератора 7 равна 1/2, то вероятность появления единицы на выходе переноса сумматора 6 будет равна Б/2 ". Таким образом, числа И., находящиеся в задающем регистре 5, позволяют форми-,к ровать на выходах сумматора 6 двоичные последовательности с вероятностью появления нулей или единиц с наперед заданной точностью, равной 1/2По-входу 17 записывается в регистры 27 двоичное значение начального5 14447 числа Я определяющего вероятностные характеристики на выходах мультиплексора 8, а по входу 16 - двоичный код 0100, обеспечивающий условия для выполнения тактов начальной установки устройства.Устройство работает следующим образом.Пусть задано множество М, где 1 О М 6 2 ", последовательностей .двоичных кодов - правила подстановок, и в этом множестве каждому правилу подстановок соответствует свое двоич" ное число из числовой последователь Б .ности 0,1,2"-1. Пусть также для всех правил подстаноъок определены М одномерных законов распределения вероятностей Р, т.е. вероятность перехода определенного сложения со бытия (последовательность двоичных кодов) Сза один такт из состояния Я. в состояние Б;, гдеЯ;Я 60123 х, 1, С = 0,2;25Р; 1.Количество распределений лишь в самом общем случае будет равно чис- ЗО лу цепочек С, которое равно 2 -1.й Во многих практически важных случаях распределения для некоторых цепочек могут отсутствовать, а для некоторык Цепочек распределения могут.совпадать. Поэтому число М различных рас" пределеиий удовлетворяет соотношения М2. При этом количество регистров кода в группе 5 будет соответствовать значеиик М, т,е. имеем оптимальные 40 аппаратурные затраты.Каждому состоянию Я; ставится в соответствие п-разрядное двоичное число ЬЬ,Ь(Ъ; е 101), Ь о - старший разряд числа, из числовой последовательности О, 1,2"-1.Блок 9 етековой памяти предназна чен для промежуточного хранения двоичных чисел. Блок 9 стековой памяти работает по принципу "первым вошел - последним вышел". Поэтому при записи правила подстановки необходимо учитывать, что первым из блока 9 стеХовой памяти будет считано двоичное число Ь Ь , являющееся последним в записи.В начальный момент времени до прихода первого тактирующего сигнала от генератора 1 счетчик 29 блока 10 для 81 6определенности находится в нулевомсостоянии, в регистры группы 27 записано начальное значение двоичногочисла, в счетчик 26 блока 9 записандвоичный код числа 2.По приходу сигнала "Пуск" (отрицательной полярности в случае использования перечисленных ранее компонент) триггер 15 устанавливается вединичное состояние.Единичный сигнал с прямого выхода триггера 15 поступает через .вход пуска генератора 1 на вход элемента И 19, вход установки в"0" триггера 20 и вхЬд элемента И-НЕ 21.Синхроимпульс на выходе элемента И-НЕ21 начнет вырабатываться в момент перепада импульса на выходе генератора 18 из состояния "О" в "1". Приэтом на первом и втором выходах генератора 1 начинают вырабатываться синхросигналы со скважностью два.,Сигнал с первого выхода генератора 1 через демультиплексор 12 инициирует работу генератора 7 псевдослучайных чисел и через элемент ИЛИ25 осуществляет сдвиг влево информации, записанной в регистрах 27 группй,дтем саЪым считывая верхнее двоичноечисло из блока 9 стековой памяти.Это число поступает на управляющиевходы мультиплексора 8 и переключаетсоответствующую группу информационных входов на его выходыСигнал с первого выхода генератора 1 подается на счетный вход (-1)счетчика 26, уменьшая его содержимоена единицу.Псевдослучайные числа, формируемые в любых К разрядах регистров,сдвига генератора 7, подаются на одиниз входов К-разрядного сумматора 6,на другой вход сумматора 6 подается постоянное число, задаваемое регистром 5,1, где . - двоичное число,подаваемое на управляющий вход мультиплексора 8 (в данный момент време-.ни значение х определяется двоичнымчислом, считываемым из блока 9 стековой памяти) .Таким образом, на вход узла 30памяти блока 10 поступает двоичноечисло, которое сформировано со значением условных вероятностей, определяемых двоичным кодом, выбранным .из блока 9 памяти. Это двоичное число определяет старшие разряды адресапоследовательности двоичных кодов, 7 14в то время как двоичное значение навыходах счетчика 29 определяет младшие разряды этого адреса. Далее на. выходах узла 30 памяти появляется соответствующее значение составляющей последовательности двоичных кодов.В зависимости от логических значений сигналов на первом и второмвыходах узла 30 памяти устройствобудет работать в следующих трех режимах.Режим первый - на первом и втором выходах узла 30 памяти соответственно "0" и "1", которые поступаютна соответствующие управляющие входыЧ и Ч регистров 27 группы, Таким обра,зом,регистры 27 группы устанавливаются в режим сдвига информации вправо,В первом режиме осуществляетсясчитывание двоичного числа из блока9 памяти и просмотр следующего кодаиэ блока 10."0" с первого выхода. блока 10 переключает информационные входы демультиплексоров 14 и 13 соответственно на их первые выходы, а "1" свторого выхода блока 10 переключаетинформационный вход демультиплексора 12 на его второй выход и информационные входы демультиплексора 31на первую группу его выходов.Сигнал с второго выхода тактово.го генератора 1 через мультиплексоры 13 и 14 поступает на вход элемента И 24 и блока 9 памяти, Нулевойуровень на его втором инверсномвходе разрешает прохождение сигналас первого входа через элемент И 24на суммирующий вход счетчика 26 и напервый вход элемента ИЛИ 25. При этомсчетчик 26 увеличивает свое содержимое на 1, а в регистрах 2 группы осуществляется сдвиг информации(содержимого) вправо и запись логических значений двоичного числа, устанавливаемых на.информационных входах П+,Сйгнал с первого входа генератора1 поступает через демультиплексор 12на вход элемента И 28 и разрешаемый.уровнем "1" на его первом входе поступает на счетный вход (1) счетчика29, На выходах счетчика 29 устанавливается увеличенный на единицу код,который поступает на группу адрес оных входов узла 30 памяти, на выходахкоторого появляется соответствующийдвоичный код. 44781Режим второй - "1" на первом ивтором выходах блока 10.В этом режиме осуществляется считывание пары а 1,А из блоКа .10, формирование на выходе блока 11 (и таким образом на выходе устройства)последовательности логических значений одноразрядного символа а и "про смотр" следующего кода из блока 10.Уровень "1" с первого выхода блока 10 подается на управляющий вход,демультиплексора 31, переключая информационные входы на вторую группу 15 его выходов, и подключает информаци"онные входы демультиплексоров 13 и14 на их вторые выходы. При этом навторой группе выходов блока 10 грамматических подстановок устанавливается значение бита аи соответствующее значение адреса А, по которому должен быть подан данный бит а.Синхросигнал с второго выходатактового генератора 1 через демуль типлексор 13 поступает на вход бло"ка 11, преобразуя код, поданный наего информационные входы с второйгруппы выходов блока 10, в сигнална выходе, который инициирует соотзо ветствующий триггер группы 35 и навыходе которого устанавливается соответствующее значение (бит.) а.Очередной импульс с первого выхода тактового генератора 1 поступаетна счетный вход счетчика 29, на выходе которого устанавливаются увеличенные на единицу значения младших. разрядов адреса соответствующей последовательности.4 О Режим третий; окончание считывания правила подстановки из блока 10 ""1" на первом выходе и "0" на второмвыходе блока 10, который поступаетсоответственно на управляющие входыЧ и Ч регистров 27 сдвига группы(регистры 27 группы готовы к сдвигуинформации влево). Уровень "0" с вто рого выхода блока 10 переключает информационные входы демультиплексоров 12 и 13 на их первые выходы,. Синхроимпульс с второго выходатактового генератора 1 через демультиплексоры 13 и 14 поступает на входустановки в "0" К счетчика 29, обнуОчередной импульс с первого выхода тактового генератора 1 через демультийпексор 12 инициирует работу генератора 7 псевдослучайных чисел9 14447 и через элемент ИЛИ 25 осуществляет сдвиг влево информации, записанной в регистрах 27 сдвига группы, тем самым считывая верхнее двоичное число из блока 9 стековой памяти,. Это дво 5 ичное число поступает на управляющие входы мультиплексора 8 и переключает соответствующую группу информаци" онных входов на выходы. Псевдослучай ные числа, формируемые в любых К раз" рядах генератора 7 псевдослучайных чисел, подаются на один из входов К- разрядного сумматора 6, На другой вход сумматора б подается постоянное число, задаваемое одним из регистров 5 кода группы. Данный двухфазный многорежимный процесс продолжается до тех пор, пока из регистров 27 сдвига группы не будет считано последнее двоичное число. При этом счетчик 26 . обнулится и при подаче тактирующего импульса на второй вход (-1) счетчика 26 на выходе заема сформируется импульс. Зтот импульс переключит вы" 25 хад триггера 15 в состояние "О", который запрещает прохождение импульсов через элемент И 19 генератора 1.Таким образом, на выходе устройства Формируются последовательности щ событий в . Функционально полная теставая программа, в соответствии с законом распределения условных вероятностей, причем последовательности сабы" тиймогут иметь различную длину. Ко 35 нечность генерируемых последовательностей определяется количеством двоичных чисел, записываемых во время работы устройства в блок 9 памяти.40формула изобретения Устройство для формирования тестов, содержащее блок памяти, генератор псевдослучайных чисел, генера тор тактовых импульсов, мультиплексор, блок дешифрации и триггер пуска, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения путем обеспечения возможности синтеза тестов для дискретныхобъектов типа микропроцессор, устройство содержит два коммутатора, блок стековой памяти, группу суммато, ров по модулю два и группу регистров, причем выходы регистровгруппь 1 соединены с информационными входами мультиплексора, управляющий вход которого соединен с первым выходом бла 81 1 Ока стековой памяти, второй выход которого соединен с входом сброса триггера пуска, вход установки которого соединен с входом пуска устройства, выход триггера пуска соединен с входом пуска генератора тактовых импульсов, первый и второй выходы которого соединены с первым и вторым управляюющими входами первого коммутатора соответственно, первый информационный вход которого соединен с первым выходом блока памяти и с входом разрешения блока стековой памяти, первый выход коммутатора соединен с синхровходами генератора псевдослучайной последовательности и блока стековой памяти, вход сброса которого соединен свходом сброса устройства,к входу нача льных условий которого подключена первая группа информационных входов блока стековой памяти, выходы мультиплексора соединены с первыми входами соответствующих сумматоров по модулю два группы, вторые входы которых соединены с выходами генераторов псевдо" случайных чисел, выход первого сумматора по модулю два группы соединен с входом разрешения записи блока памяти и с входом синхронизации первого коммутатора, выходы которого соединены с адресными входами блока памяти вход синхронизации которого соединен с первым выходом второго коммутатора, второй выход которого соединен с входом синхронизации блока стековой памяти, вход записи которого соединен с третьим выходом второго коммутатора, первая и вторая группы выходов блока памяти соединены с группой информационных входов блока дешифрации и с второй группой информационных входов блока стековой памяти соответственно, вход синхронизации блока дешифрации соединен с четвертым выходом второго коммутатора,выходы сумматоров по модулю два группы с второго по (и+1)-й (где и - длина тестовой последовательности) соединены с информационными входами первого коммутатора, выходы блока дешифрации являются выходами устройства, вторая группа информационных входов блока стековой памяти соединена с третьей группой выходов блока памяти и с группой информационных входов второго коммутатора,четвертый выход которого соединен с входом блокировки блока стековой памяти.