Запоминающее устройство с самоконтролем его варианты

.ЯО 1272358 а) 4 6 11 С 29 00 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ОПИСАНИЕ ИЗОБРЕТЕНИЯ К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(71) Московский ордена Ленина и орденаОктябрьской Революции энергетический институт(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ (ЕГО ВАРИАНТЫ) (57) Изобретение относится к области вычислительной техники и может быть использовано в системах, которые требуют высоконадежных схем памяти. Целью изобретения является расширение области применения устройства за счет обеспечения его работы с большей разрядностью. Предлагаются три варианта реализации устройства. Запоминающее устройство с самоконтролем и его варианты содержат накопитель, формирователи сигналов четности, блоки контроля, блок коррекции ошибок, коммутаторы, блоки сравнения, первый и второй узлы контроля.3 с.п, ф-лы, 15 ил.Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано в системах, которые требуют использования высоконадежных схем памяти.Пель изобретения - расширение области применения устройства за счет обеспечения его работы с большей разрядностью.На фиг. 1 представлена олок.схема устройства, первый вариант; цд фиг. 2 - блоксхема устройства, второй вариант; ца фиг. 3 -- блок-схема устройства, третий вариант; цд фиг. 4 - схема блоков контроля; ца фиг. 5 - цумерапия выволов и условное графическое изображение олоков контроля; ца фиг. 6таблица режимов работы олоков контроля; на фиг. 7 выражения лля подсчета контрольных разрядов модифицированного кода Хэмминга; цд фиг. 8 - пример реализации первого и тре. тьего формирователей сигналов четности; ца фиг. 9 - пример реализации первого блока сравнения; ца фиг. 10 -- пример реализации второго ц четвертого формировд. телей сигналов четности лля первого и третьего вариантов; ца фиг. 11 - то же, лля второго варианта; ца фиг. 12 - пример рсализапии первого и второго узлов контроля; ца фиг. 13 - пример реализации второго блока сравнения; ца фиг. 14 в . пример реализации лешифраторд; ца фиг. 15 пример реализации блока коррекции огцибок и первог о коммутатора. Здпомиггаюиее устройство с самоконтролем и его варианты содержит накопитель 1, алресцые входы 2, первый зхол 3 упрагзлеггия записьюсчитыванием, второй вход 4 управления обращением, информационные входы 5, первый 6, второй 7, третий 8 и четвер. тый 9 формирователи сипгалов четности, первый блок 10 контроля, входы 11 второй группы накопителя, вхолы 12 третьей группы накопителя, управляющие входы 13 первой группы устройства, выхолы 14 первой группы накопителя, блок 15 коррекции ошибок, информационные выходы6 устройства, первый коммутатор 17, пергзый блок 18 сравнения, дешифратор 19, контрольные выхолы 20 устройства, второй блок 21 сравнения, выхолы 22 второй группы накопителя,глорой блок 23 контроля, управляющие вхолы 24 второй группы устройства, выходы 25 третьей группы накопителя, третий уггравляющий вход 26 устройства, первый узел 27 контроля, второй узел 28 контроля, второй коммутатор 29, четвертый вход 30 управления.В состав блока контроля входят блоки задания обмена информационными 31 и контрольными 32 разрядами, блок 33 управления, корректирующий блок 34, генератор 35 контрольных разрядов, дешифратор 36 апреса ошибки, генератор 37 синдрома ошибки, формирователь 38 флагов, входы - выходы информационных 39 и контрольных 40 разря 45 50 55 10 15 20 25 30 35 40 лой, управляющис гзхолы 41 и контрольные выходы 42.На фиг. 8 прелставлен ггример реализации формирователя 6(8) лля всех трех вариантов лля случая 64 информационных разрядогз (четыре группьг по 16 разрядов). В этом случае неооходимс восемь контрольных разрядов кола Хэммицга. Блок 6(8) реализуется ца формирователях 43 и 44 четности.На фиг. 9 прелтавлеца структурная схема, которая может быть использована в качестве блока 8 сравнения, реализоваццого ца формирователях 45 и 46 четности.На фиг. 1 О прелставлена структурная схема блока 7(9) лля первого и третьего вариантон. Блок солержит 16 формирователей 4 62 четности, кажлый имеет по четыре в хола.Нд фиг 11 прелстдвлена структурная схема блока 7(9) лля второго варианта. Блок содержит шесть формирователей 63 68 четности, каждый имеет по четыре вхола.Для второго варианта узел 27(28) состоит из четырех БИС коррекции. Кджлая БИС подключена к своим 16.ти ицформационным разрялгм. Полключецие вхолов прелставлецо на фиг. 12На фиг. 13 лана структурная схема, которая может быть испмьзоваггд при реализации блока 21 сравнения. Он солержит формирователи 69 - 74 четности.На фиг. 14 прслставлец пример реализации лешифратора 19. Он содержит лешифратор 75, элементы И 7691, выхолы которых составлягот первую группу вьгхолов, элементы ИЛИ 92 - 94, ИЛИНЕ 95 и 96, ИСКЛЮЧА 101 ЦЕЕ ИЛИ 97, И,И НЕ 98, 2 И - ЗИЛИ 99, взгхоли элемецтов 98 и 99 составляют вторую группу выхолов легцифра тора 19.На фиг. 15 прелставлена реализация блока 15 коррекции ошибок и коммутатора 17 Блок 15 содержит 64 лвухвхоловых формирователя четности. Блок 17 содержит 16 стробируемых мультиплексоров. Вхол 26 стробирует работу коммутатора. В качестве мультиплексоров можгт оыть испо,гьзовдца микросхема 155 ИДЗ. В качестве коммутатора 29 можно использовать шинные формирователи типа 589 АП 16. Управляемый вход 30 управляет переходом из режима Три состояния в режим Включено и обратно,Дешифратор 19 фиг. 3) указывает ца номер группы из 16 рдзрялов, в котором и)оизошла ошибка.В качестве коммутатора 17 в третьем варианте устройства может быть использовано ИМС 531 КП 11.Устройство раоотает слелугогггим образом.Режим записг информационных и контрольных разрядов.По адресным шинам 2 поступают копы адресов чисел, ко"орые должны быть записа 12723583ны в очередном цикле записи. На шине 3 устанавливается сигнал записи, например, Лог. О. Информационные разряды поступают по шинам 5. По входу 4 поступает сигнал обращения, например, Лог. О. Информационные разряды (их 64) поступают на входы первой группы накопителя 1, кроме того, они поступают на входы блоков 6 и 7.Блок 6 вырабатывает значения двух контрольных разрядов. Первый контрольный разряд - это четность значений разрядов 17 в и 32 и 49 - 64. Второй контрольный разряд это четность значений разрядов 33 - 64, Для выполнения этой операции потребуется пять ярусов при реализации блока на двухвходовых элементах типа ИСКЛЮЧАЮЩЕЕ ИЛИ, т.е. задержка составляет примерно 50 нс (для ИМС К 531 ЛП 5).В это время в блоке 7 происходит выработка 16 промежуточных значений из 64 информационных разрядов. Первые разряды со всех четырех модулей складываются поо четности в формирователе 47 четности (фиг. 10). В формирователе 48 четности складываются вторые информационные разряды из каждого модуля и т д., в формирователе 62 четности - 16-е информацион- д ные разряды. При реализации на двухвходовых ИМС типа К 531 ЛП 5 требуется два яруса, т.е. задержка составляет около 20 нс.Полученные в блоке 7 16 промежуточных разрядов поступают в блок 10, который в режиме генерации контрольных разрядов име ет задержку 40 нс. Поэтому контрольные разряды поступают на входы 11 второй и2 третьей групп накопителя 1. Это означает, что сигнал обращения, поступивший по входу 4, должен быть увеличен на время задержки в блоках 6, 7 и 10. Таким об разом, сигнал обращения в режиме записи должен иметь длительность, превосходящую время срабатывания в блоках 6, 7, 10 и .Режим считывания.По адресным шинам поступают коды адресов чисел, которые должны быть считаны в данном цикле считывания. На шине 3 устанавливается потенциал разрешения считывания, например, Лог. 1. На шину 4 поступает сигнал обращения, например, Лог. О. 45Спустя время, необходимое для выборки информации из накопителя 1, код считанного числа появляется на выходах 14 первой группы накопителяи поступает на входы блока 15 коррекции ошибок формирователей 8 и 9 сигналов четности, Одновременно значения контрольных разрядов с выходов 22 второй и 25 третьей групп поступают на соответствующие входы блоков 18 и 21 сравнения. Блок 8 имеет реализацию, аналогичную блоку 6 и, следовательно, имеет задержку около 50 нс. В блоке 18 сравнения происходит поразрядное сравнение со значениями соответствующих контрольных разрялов, поступающих с выходов 25 накопителя 1. Блок 9 и блок 23 работают аналогично блокам 7 и 10, вследствие чего на выходе через 60 нс получают значения шести контрольных разрядов, которые поступают на один из входов блока 2 сравнения, на другие входы поступают значения контрольных разрядов с выходов 22 накопителя 1. В блоке 21 также происходит неразрядное сравнение поступающих кодов. Реализация блоков 18 и 21 представлена на фиг. 9 и 13 соответственно, шестиразрядный код синдрома ошибки поступает на дешифратор 19, реализация которого представлена на фиг. 14. Дешифратор 19 вырабатывает адрес одноразрядной ошибки (на одном из 16 выходов появляется сигнал признака ошибки), которая корректируется, либо вырабатывается признак многократной ошибки (из числа тех, которые обнаруживактся), который поступает на выход 20 устройства. Задержка в дешифраторе 19 может достигать 40 нс. Таким образом, через 110 нс после считывания информационных и контрольных разрядов на входах коммутатора 17 появляется адрес одноразрядной ошибки с выхода дешифратора 19 и результат сравнения контрольных разрядов с выхода блока 18. В этот момент может быть подан стробирующий сигнал на вход 26 устройства. В случае возникновения многократной ошибки сигнал на вход 26 может не подаваться, если внешнее устройство анализирует сигналы с выхода 20. С помощью коммутатора 17 обеспечивается коммутирование значения одного из 16 разрядов в тот 6-разрядный модуль, в котором происходит ошибка (номер модуля в двоичном коде поступает из блока 18). В качестве коммутатора 17 может быть использована группа мультиплексоров, в качестве которых можно использовать дешифратор. Управляюшие входы подключаются следующим образом: один управляющий вход всех дешифраторов объединяется и составляет управляющий вход 26. Другой управляющий вход каждого из дешифратора (их всего6) подключается к соответствуюгцему выходу дешифратора 19. Информационные входы коммутатора подключаются к выходу блока 18. После задержки в коммутаторе 17 сигнал одноразрядной ошибки поступает в блок коррекции ошибок, который, может быть реализован на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ. Вследствие этого значение ошибочного разряда инвертируется. что и обеспечивает поступление на выходы 16 исправленного числа. Общая задержка до выдачи исправленного числа без учета времени считывания из накопителя 1 составляет около 140 нс при реализации на указанных элементах.В ряде случаев целесообразно выходы блока 18 через элемент ИЛИ подать на выход (например, в составе группы выходов 20), что позволяет быстрее индицировать овозникновении нечегцых ошиоок и, кромс того, повысить обггаруживзюгцуго способность.Следует лишь добавить, что вхол 26 может быть постоянно ггодключец к разрешаюгцему потенциалу и снимать исправлец 5 ную информацию можно прим ергю через 150 цс после ее появления ца выходе накопителя 1.Остановимся ца отличиях, которые имеются во втором и третьем вариантах уст б ройства.Во втором варианте вместо одного блока контроля использована совокупность таких блоков - это узлы 27 и ,8. Они содержат по четыре блока контроля типа К 555 ВЖ, Каждый из этих блоков предназначен для обработки своей 16-разрядной группы информационных разрядов. Кроме того, блок 7 и узел 27 включены в лругой послеловательности, чем блоки 7 и 10, аналогично блок 9 и узел 28. Это позволяет уменыпить аппаратурные затраты, не новыцгает стоимость, поскольку блоки контроля являются дорогостоягцими микросхемами.В третьем варианте колируюгцая часть це изменена по сравнению с первым вариантом. глекодируюгггзя чзсть имеет существен цые изменения как в составе аппаратуры, так и принципе лекодироваггия.Остановимся ца режиме считывания оолее полрооцо.На гглресггье входы 2 поступает ко.г адреса числа, поллежагцего считыванию в лзц 30 цом цикле. На входе 3 устанавливается потенциал считывания, например, Лог. 1 На вход 4 поступает сигнал обращения. Спустя время, необходимое для выборки ицфор.мании из накопителя 1, зна гсчгия информационных и контрольных разрялов поступают на соответствующие блоки. Ьлокгг 8, 9 и 18 работают аналогично блокам 8, 9 и 18 первого варианта устройства. Слелователыю, через 60 нс на выходе блока 18 появляется двоичный двухразрядный кол модул (одного из четырех), в когором произошла ошибка. В дешифраторс 19 двоичный кол лешифрируется и на очном из четгрех его выходов появляется сигнал, указывающий модуль, в котором произошла нечетная ошибка По существу. если коммутггор 17 реализо вать на ИМС тина К 531 КП 11. то эти сигналы необходимо подать на вход соответствующей группы, пропускающей 16 разря,кв Информационные выходы 14 могут быть поданы на входы коммутатора этого типа (вг. волы 3, 6, 10, 13). Задержка в блоке ).как уже указывалось, равна 20 гс. Г 1 оэтому через 20 цс необходимо подать сигнал разрешения ця вход 30 устройс"гвз и код 1 Г) на вхол 24 (зяггись в ИМС К 555 КВ 1, слок 23). Через 20 цс 16-разрялцый код ггоступаст ця воды Р ИМС К 555 ВЖ 1 (бгс)к 23), кото. рый записывается в блок 23. Через 60 цс после подачи сигнала на вход 30 сго ггеобхолимо снять (этс привелет к установке выходных разрядов в режим Три состояния, и, кроме того, необходимо на вход 24 подать код 01 (вылача исправленной информации). В ряде случаев предварительно можно установить кол 11 (выдача флагов ошибок) и затем, проанализировав состояние выходов флагов (однократная или многократная ошибка), подать ца вход 24 кол 01 и строб сигнала на вход 26. Таким образом, через 85 - 90 нс после подачи сигнала ггз вход 30 скорректированная информация ггоступает ца соответствующие входы комму. тятора 17, например, на одноименные входы г руцггы Л (, 5, 11 и 14) коммутатора 17. В это время необходимо подать сигнал 26, например гга входы 15 всех ИМС типа К 531 КП 11, Лог О. Через 20 нс информация появляется ца выходе. Следовательго, после появления информации на выходе накопителя 1 необхолимо после 135 нс ггроизвести считывание информагии с выходов 16.Форзгг.га изобретения1. Запоминаюгцее устройство с самоконт хгег, содержащ е накопитель, первый и второй блоки коцтроля, причем входы первой группы накопителя являются информационгг.гми входгми ус 1 ройствя. вхольг второй гр, иц:г накопителя соелицецы с выхолами первого блока контэоля, управляющие вхолы ггервого и второго блоков контроля являются управляющими входами первой и второй групп соответственно, входы четвертой группы, первый и второй входы накопителя являются соответственно адресными входами, первым и в 1 орым управляющими вхолами устройства, отгичаошеес:г тем, что, с гельо расширения области применения устройства за счет обеспечения его работы с большей разрядностью, оно солержит формирователи сигцалочетности, блоки сравнения, лсшифратор, коммутатор, блок коррекции ошибок, причем входы первого и второго формирователей сигналов четности соединегы с входами первой группы накопителя, входы третьей группы которого нолключены к выходам первсно формирователя сггналов гетности, выходь; второго формирователя сигналов четности соединены с информационными входами первсго блока контроля, выхолы первой груггпь на копителя соединены с входами третьего и гствертого формирователей сигналов четности и вхолами первой группы блока коррекции ошибок. выходы которого ягэляготся иформационными выхолами устройства, входы второй группы блока коррекции огцибок п лключеньг к выхолам коммутатора, информационные вхолы первой и второй групп которого соелинеггьг соответственно с цыходамц первого блока срагнения и первой группы лешифратора, выхолы вто 1272358рой группы которого являются контрольными выходами устройства, управляющий вход коммутатора является третьим управляющим входом устройства, входы дешифратора соединены с выходами второго блока сравнения, входы первой и второй групп которого соединены соответственно с выходами второй группы накопителя и второго блока контроля, информационные входы которого подключены к выходам четвертого формирователя сигналов четности, входы первой и второй групп 10 первого блока сравнения соединены соответственно с выходами третьей группы накопителя и третьего формирователя сигналов четности.2. Запоминающее устройство с самоконтролем, содержащее накопитель, первый и вто рой блоки контроля, причем входы первой группы накопителя соединены с информационными входами первого блока контроля и являются информационными входами устройства, выходы первой группы накопителя соединены с информационными входами второго узла контроля, управляющие входы первого и второго узлов контроля являются соответственно управляющими входами первой и второй групп, входы четвертой группы, первый и второй входы накопителя являются 25 соответственно адресными входами, первым и вторым управляющими входами устройства, отличающееся тем, что, с целью расширения области применения устройства за счет обеспечения его работы с большей разрядностью, оно содержит формирователи сигналов четности, блок коррекции ошибок, блоки сравнения, дешифратор, коммутатор, причем выходы первого и второго формирователей сигналов четности соединены соответственно с входами второй и третьей групп накопителя, входы первого формирователя сигналов четности подключены к входам первой группы накопителя, входы второго формирователя сигналов четности соединены с выходами первого узла контроля, выходы блока коррекции ошибок являются информацион ными выходами устройства, входы первой и второй групп блока коррекции ошибок соединены соответственно с выходами первой группы накопителя и коммутатора, информационные входы первой и второй групп которого соединены соответственно с выхода ми первого блока сравнения и первой группы дешифратора, выходы второй группы которого являются. контрольными выходами устройства, управляющий вход коммутатора является третьим управляюгцим входом устройства, входы дешифратора соединены с выходами второго блока сравнения, входы первой и второй группы которого подключены соответственно к выходам третьей группы накопителя и четвертого формирователя сигналов четности, входы которого соединены с выходами второго узла контроля, входы первой и второй групп первого блока сравнения соединены соответственно с выходами второй группы накопитсля и третьего формирователя сигналов четности, входы которого подключены к выходам первой группы накопителя.3. Запоминающее устройство с самоконтролем, содержащее накопитель, первый и второй блоки контроля, причем входы первой группы накопителя являются информационными входами устройства, входы второй группы накопителя соединены с выходами первого блока контроля, информационные входы первой группы второго блока контроля подключены к выходам второй группы накопителя, управляющие входы первого и второго блоков контроля являются соответственно управляющими входами первой и второй групп устройства, выходы первой группы второго блока контроля являются контрольными выходами устройства, входы четвертой грппы, первый и второй входы накопителя являются соответственно адресными входами, первым и вторым управляющими входами устройства, отличаюцееся тем, что, с целью расширения области применения устройства за счет обеспечения его работы с большей разрядностью, оно содержит формирователи сигналов четности, блок сравнения, дешифратор, коммутаторы, причем входы первой и второй групп первого коммутатора соединены соответственно с выходами первой группы накопителя и входами - выходами первой группы второго коммутатора, входы второй группы которого соединены с выходами четвертого формирователя сигналов четности, входы которого подключены к входам третьего формирователя сигналов четности и к выходам первой группы накопителя, информационные входы в выхо второй группы второго блока контроля соединены с входами- в выхода первой группы второго коммутатора, входы первого и второго формирователей сигналов четности соединены с входами первой группы накопителя, выходы первого и второго формирователей сигналов четности подключены соответственно к входам третьей группы накопителя и к информационным входам первого блока контроля, входы первой и второй групп блока сравнения соединены соответственно с выходами третьей группы накопителя и третьего формирователя сигналов четности, управляющие входы первого и второго коммутаторов являются соответственно третьими и четве 11 тыми управляющими входами устройства, входы третььей группы первого коммутатора соединены с выходами дешифратора, входы которого подключены к выходам блока сравнения, выходы первого коммутатдра являются информационными выходами устройства.