Устройство для контроля микропроцессорной системы

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК СЮ 4 С Об Р 11/00 21) 3795827/24-2422) 13.07.8446) 23,02,86, Бюл, У 7,72) Н. ф. Сидоренко, В, С, Харченко,С, Н. Ткаченко, В. Б, Самарский,Г. Н. Тимонькин и Б, В. Остроумов53) 681.3(088,8)56) Дж, Коффрон, Технические средст-.ва микропроцессорных систем. М.;Мир, 1983, с. 145-169, рис,5,6.Авторское свидетельство СССР.У 765809, кл. 6 06 Г 15/00, 1980,(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ МИКРОПРОЦЕССОРНОЙ СИСТЕМЫ157) Изобретение касается цифровойвычислительной техники и может бытьиспользовано при построении микро.80121.3480 А процессорных систем и микро-ЭВМ сконтролем, Целью изобретения являетсяповышение достоверности контроля, Вустройстве осуществляется контрольправильности функционирования. микропроцессора на уровне микроциклов и .циклов и контроль правильности счи".тывания информации иэ внешних устройств микропроцессорной системы.Устройство содержит комбинационныйпреобразователь кода команды в кодчисла циклов и микроциклов, дешифратор, блок сравнения, буферный ре- .гистр, два счетчика, триггер отказов, коммутатор, четыре элементаИЛИ, пять элементов И, элемент ИЛИНЕ, 3 ил 2 табл.23480 г.5 аз 782/58 Тираж 673 Подписно ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб д, 4/ Филиал ППП "Патент", г, Ужгород, ул, Проектная, 4 Составитель Ванюхин Редактор Н Данкулич Техред С.Мигунова - .Корректор А. Зимокосо1213480 Изобретение относится к цифровойвычисгительной технике и может бытьиспользовано при построении микропроцессорных систем и микро-ЭВМ сконтролем, 5Цель изобретения - повышение достоверностиконтроля,На фиг. 1 представлена функциональная схема устройства для контроля микропроцессорной системы; на(Фиг. 2 и 3 - временные диаграммы, поясняющие работу устройства,Устройство ( фиг, 1) содержит комбинационный преобразователь 1 кодакоманды в код числа циклов и микроциклов, дешифратор 2, блок 3 сравнения, буферный регистр 4, первый счетчик 5, второй счетчик 6, триггер 7отказов, коммутатор 8, первый элементИЛИ 9, первый элемент И 10, второйэлемент ИЛИ 11, пятый. элемент И 12,третий элемент ИЛИ 13, второй элементИ 14, элемент ИЛИ-НЕ 15, четвертыйэлемент И 16, третий элемент И 17,четвертый элемент ИЛИ 18, выходнуюшину 19 данных контролируемой микропроцессорной системы, выходную адресную шину 20 контролируемой микропроцессорной системы, группу выходов 21синхронизации контролируемой микропроцессорной системы, группу управляющих выходов 22 контролируемой мик-.ропроцессорной системы, выход 23разрешения ввода данных контролируемой микропроцессорной системы, первую выходную шину 24 синхронизацииконтролируемой микропроцессорной системы, выход 25 режима ввода словасостояния контролируемой микропроцессорной системы, выход 26 режимаожидания контролируемой микропроцессорной системы, выход 27 режима захвата контролируемой микропроцессорной системы, вторую выходную шину 28синхронизации контролируемой микропроцессорной системы, выход 29блока 3 сравнения, выход 30 пятогоэлемента И 12, выход 31 третьего элемента ИЛИ 13, выход 32 отказа (сбоя)устройства,10 15 20 25 30/ синхронизацией первого счетчика 5.1 35 40 45 50 55 Комбинационныйпреобразователь 1 йода команды в код числа циклов и микроциклов предназначен для определения по коду слова состояния процессора соответствующего ему числа микроциклов в цикле и по коду команды- количества циклов в команде. Дешифратор 2 предназначен для определения по коду адреса ячейки блока памяти вида считываемой информации: команда или данные.Блок 3 сравнения предназначен дляформирования сигнала, указывающегона выставление . на шине адреса оче .Ъредного адреса. Буферный регистр 4предназначен для хранения кодов адресов команды или данных, по которымосуществляется обращение к высшим устройствам,Первый счетчик 5 предназначен дляосуществления счета числа реализованных в команде циклов. Второй счетчик6 предназначен для осуществления счета числа реализованных в цикле микроциклов. Триггер 7 отказа предназначендля формирования сигнала сбоя (отказа)объекта контроля, Коммутатор 8 предназначен для подачи сигнала результата контроля правильности выполненияциклов и команды на информационныйвход триггера 7 отказов,Первый элемент ИЛИ 9 предназначендля формирования единичного сигналапри поступлении с выхода 20 адресакода адреса команды, Первый элементИ 10 предназначен для управления Второй элемент ИЛИ 11 предназначендля формирования единичного сигнала .при установке в нуль первого счетчика 5, Пятый элемент И 12 предназначен для формирования сигнала управления коммутатором 8 и синхронизациейтриггера 7 отказов. Третий элементИЛИ 13 предназначен для формированияединичного сигнапа при обнулении второго счетчика 6. Второй элемент И 14предназначен дгя управления синхронизацией второго счетчика 6,Элемент ИЛИ-НЕ 15 предназначен для формирования разрешающего сигнала для четвертого элемента И 16. Четвертый элемент И 16 предназначен для формирования импульсов счета для второго счетчика 6. Третий элемент И 17 предназначен для формирования сигнала синхронизации триггера 7 отказа нри проверке содержимого второго счетчика 6. Четвертый элемент ИЛИ 18 предназначен для передачи сигнала синхронизации на соответствующий вход триггера 7 отказа,По входу данных устройства поступает информация с шины 9 данных1 0000000000000000 0000 001 2 0000000000000001 0000 000 1 0000000000000000 0000 001 2 0000000000000001 0000 000 3 0000000000000010 0000 0000000000000000000 2 0000000000000001 3 0000000000000010 4 0000000000000011 0 О 0 0 0 0 1 0 0 0 0 0 0 0 О О О О О О О 0000 000. 1 0000000000000000 0000 001 2 0000000000000000 0000 000 3 0000000000000010 0000 000 4 0000000000000011 0000 000 5 0000000000000100 0000 000 контролируемой микропроцессорнойсистемы,По входу адреса устройства посту"тпает информация с адресной шины 20микропроцессорной системы.По группе выходов 21 синхронизации контролируемой микропроцессорнойсистемы поступает последовательностьимпульсовпо шине 24 синхронизации) и(по шине 28 синхронизации),которая поступает также на соответствующие входы синхронизации Ти Тмикропроцессора,С группы выходов 22 управленияконтролируемой микропроцессорной системы поступают сигналы, свидетельствующие о том. что шина данных микро Из приведенной таблицы видно; что единичное значение сигнала на первом выходе дешифратора появляется только процессора, находится в режиме вводаданных, на шине данных микпропроцессора выставлено слово состоянияпроцессора, в микропроцессоре отсутствует режим ожидания и запрещенопрямое обращение к памяти соответственно,Пример выполнения предлагаемого устройства 1,фиг. 1) приведен1 О для случая проверки правильностифункционирования микропроцессорнойсистемы, построенной.на базе микропроцессора типа К 580, 1 ИТЕЬ 8080 илидругого аналогичного,15 Работа дешифратора 2 при реализации команд, содержащих от одного допяти циклов, представлена в табл, 1. в первом цикле команды, когда на шине адреса выставлен код адреса команды. Во всех остальных циклах в1213480 Таблица 2 1 01 003 001 001 0101 3 01 001110 010 0100 0011 0 1 О. 2 00 110011 1 00 3 11040 011 2 11 010011 011 3 01 0 010011 0100 001 1 0011 0011 0011 0011 0001 100 1 00 100010 2 10 101010 3 10 001000 4 00 010001 100 100 100 О 00 0100 0100 0011 0011 1 11 10001101 2 0010011 101 3 00 010001 3 01 4 11 01 301 101 5 00 1000 О 301 соответствующих командах на шинеадреса выставляется код адресов яче-,ек,памяти с данными, и поэтому значение соответствующего выходного сигнала дешифратора 2 равно нулю,Как видно иэ табл. 2, единичное значение сигнала на разрешающем 45 выходе комбинационного преобразователя 1 появляется только при реализации команд переходов. Во всех остальных случаях значение сигнала на этом выходе равно нулю, что позволя ет блокировать работу устройства., ,в случае поступления на вход мик -.ропроцессора кода команды перехода,Входы и выходы предлагаемого устройства однозначно соответствуют по 55 функциональному назначению и характеристикам входам и выходам микропроцессора. Работа комбинационного преобразо.вателя 1 кода команды в код числациклов и микроциклов при реализацииодно-. двух- и трехбайтных командпредставлена в табл. 2. В устройстве контроль правильности функционирования микропроцессорной системы осуществляется следующим образом,В первом микроцикле первого цикла на шине адреса и шине данных микропроцессора выставляется код адреса команды и код слова состояния процессора соответственно. По первому коду определяется, что адрес на шине . адреса микропроцессора является адресом команды. По второму коду опре-. деляется число микроциклов в первом цикле команды. В этом же микроцикле на выходе 25 системы появляется сиг"нал, свидетельствующий о том, что нашине данных находится .код слова состояния процессора.В очередном микроцикле по синхроимпульсу Ч , поступающему на выход24 синхронизации системы, код числамикроциклов, уменьшенный на единицут,е, число (К 1 -1) поступает в счетчик 6, где М - число микроцикловОв -м цикле 1-й команды. Это необходимо для того, чтобы запись этогокода осуществлялась во втором циклекомандыПо импульсу М , поступающему с. выхода 28 синхронизации системы,происходит уменьшение содержимогосчетчика 6 на единицу,Во втором цикле работы устройства с выхода 23 системы поступаетединичный сигнал, свидетельствующийо том, что шина данных микропроцессора находится в режиме ввода информации,В третьем микроцикле работы микропроцессора на шину данных поступаеткод команды, считанной иэ блока памяти. По импульсу У в этом микроцикле произойдет зались числа циклов вкоманде в счетчик 5.По импульсу Чпроизойдет уменьшение содержимого счетчика 6 на единицу. Так будет продолжаться до техпор, пока счетчик 6 микроциклов неустановится в нуль.Это свидетельствует о том, чтопервый цикл команды выполнен, Приэтом произойдет уменьшение содержимого счетчика 5 на единицу.Если реализуемая команда содержитодин цикл, то после установки в нульсчетчика 6 должна произойти установкав нуль счетчика 5 при правильномфункционировании микропроцессора,Если в работе микропроцессорабыли сбои 1,или возник отказ), то впервом микроцикле очередной командыони обнаруживаются следующим образом.В этом случае содержимое счетчика 5,или счетчика 6. или обоих счетчиковбудет отличаться от нуля. Коммутатор8 будет открыт или по второму информационному входу, или по первомуинформационному входу, или по обоимодновременно, В первом микроциклеочередной команды по импульсу М1с выхода 28 синхронизации системы навыходе элемента И 12 появится единичный сигнал, а через время й, равноевремени между передними фронтами импульсаи импульсом иа выходе 25,5 на выходе 25 системы появится такжеединичный сигнал.В результате в триггер 7 отказазапишется единица и будет зафикси0рован факт отказа. Если сбоев отказов) в работе контролируемой системыне возникло, то работа устройствабудет продолжена,В том случае, если команда.реа 15лизуется за два и более циклов то .после реализации каждого цикла содержимое счетчика .6 должно быть равно,нулю, При этом происходит уменьшение содержимого счетчика 5. на еди-.20лицу. Контроль правильности реализации микроциклов осуществляется подачей единичного сигнала на выходе 25системы,Если работа микропроцессора происходила в цикле с нарушениями ,то фактсбоя (отказа).будет зафиксирован, .Контроль правильности выполнения команды осуществляется нроверкой наравенство нулю содержимого счетчика5 после того, как на шине адреса .микропроцессора будет выставлен кодадреса очередной команды.Устройство работает следующим образом,35В исходном, состоянии все элементыпамяти устройства находятся в нулевомсостоянии (входы начальной установкине показаны). Функционирование микропроцессора начинается после включения питания с выполнения первой команды программы, расположенной в блоке памяти в ячейке с нулевым значением адреса, В первом микроцикле пер-вого цикла на шике адреса будет вы 45ставлен код адреса первой командыреализуемой программы, а на шинеданных - код слова состояния процессора, На выходы 24 и 28 контролиру 4.емой"системы поочередно поступают им 50пульсыи У с соответствующих выходов генератора тактовых импульсов .контролируемой микропроцессорной системы. Через время й на выходе 25системы появится единичный сигналкоторый откроет второй .элемент И 145чи третии элемент И 17 и поступитна первый управляющий вход коммутатора 8. На этом первый микроциклработы устройства заканчивается.15 25 Код адреса первой команды поступит на вход дешифратора 2 и на выходепервого элемента ИЛИ 9 будет установлен единичный сигнал, который 5откроет первый элемент И 1 О и пятыйэлемент И 42,Код слова состояния процессора,поступив на вход комбинационногопреобразователя 1, преобразуется в1 Окод числа микроциклов первого цикла и поступает со второго информа-.ционного выхода преобразователя 1на информационный вход счетчика 6.С приходом первого импульса Ч, второго микроцикла на выходе второгоэлемента И 14 будет сформированединичный импульс синхронизации, врезультате чего код (11" -1) числамикроциклов запишется в счетчик 6.С приходом второго импульса Ч,на выходе четвертого элемента И 16будет сформирован единичный сигнал,по которому произойдет уменьшениена единицу содержимого счетчика 6,, Через время.единичный сигнал свыхода 25 системы снимается. Черезвремя .С, равное времени задержкиподачи сигнала "Разрешение записи"относительно импульса Ч на выходе23 системы будет установлен единичныйсигнал; На этом работа устройства навтором микроцикле завершается.сПри отсутствии сигналов "Ожидание" З 5иЗахват" в, третьем микроцикле работы устройства на шине данных системыбудет установлен код командь, считанной из памяти, Этот код команды по-,ступит на вход комбинационного пре 40образователя 1. Предположим. что счи 1".танная команда не является командоййерехода, Тогда с первого информационного выхода комбинационного преоб разователя 1 код числа циклон в команде45. поступит на информационный вход счетчи-ка 5.Единичный сигнал с управляющеговыхода комбинационного преобразователя 1 поступит на инверсный входпервого элемента И 10 и откроет его.По импульсу У в этом микроциклеработы иа выходе первого элементаИ 10 будет сформирован сигнал синхронизации и код числа циклов в командебудет записан в счетчик Ь, По импуль су 9 в этом микроцикле работы содер-,жимое счетчика 6 будет уменьшено наединицу. Через времяединичный сигнал на выходе 23 системы будет .снят.В дальнейшем работа устройства продолжается следующим образом, В каждом микроцикле цикла команды по импульсу Ч будет происходить уменьшение содержимого счетчика 6 на единицу.При выполнении последнего цикла по импульсу р в этом цикле при правильном функционировании устройства должно произойти обнуление счетчика 6. При этом, после появления нулевого сигнала на выходе третьего элемента ИЛИ 14 произойдет уменьшение содержимого счетчика 5 на единицу. В случае, если реализуемая команда содержит один цикл, в очередном цикле на шине 20 адреса и шине 19 данных устанавливается соответствующая информация и работа устройства не отличается от описанной.В том случае, когда реализуется команда с числом циклов более одного во втором цикле исполнения команды . на шине данных будет установлен код слова состояния процессора.По импульсу , во втором микроцикле этого цикла в счетчик 6 запишется код числа микроциклов во втором цикле выполнения команды. При отсутствии сбоев ( отказов) работа устройства аналогична описанной. В том случае, если реализуемая микропроцессором команда является командой перехода, то после того как на шине данных будет установлен код, а с первого информационного выхода комбинационного преобразователя 1 на информационный вход счетчика 5 поступит код числа циклов в команде, на управляющем;выходе преобразователя появится единичньй сигнал, которьп закроет первый элемент И 10. В результате будет запрещено формирование сигнала синхронизации счетчика 5, который вследствие этого останется в исходном (нулевом) состоянии. После реализации первого цикла команды перехода счетчик., 6 перейдет в нулевое состояние, Это состояние счетчиков 5 и 6, соответствующее исходному состоянию всего устройства в целом, будет поддержит. ваться до тех пор, пока микропроцессор не перейдет .к реализации команды, не являющейся командой перехода.При возникновении сбоев отказов) в работе микропроцессора в устройст - ве возможны следующие ситуации.При реализации команд, содержащих один цикл, после реализации цикла счетчик 6 не устанавливается в нуль; после реализации цикла счетчики 5 и 6 не устанавливаются в"нуль; счетчик 6 устанавливается в нуль, а счет чик 5 - нет.При реализации команд, содержащих более одного цикла после реализации -го цикла счетчик 6 не устанавливается в нуль; после реализации послед него цикла команды счетчик 6 .не устанавливается в нуль; после реализации последнего цикла команды счетчик 6 устанавливается в нуль, а счетчик 5 - нет; после реализации последнего 20 цикла команды счетчики 5 и 6 не устанавливаются в нуль. Если реализуется. команда, содержащая один цикл, то в случае, когдапосле его реализации счетчик 6 неустанавливается в нуль, на выходе31 элемента ИЛИ 13 присутствует единичный сигнал, который будет поступать на первый информационный вход 30коммутатора 8,В очередном цикле соответствующаяинформация будет установлена на шинеданных и шине адреса микропроцессора,Как и в случае отсутствия сбоев (откаэов) в первом микроцикле этого цикла на выходе 25 системы появится единичный сигнал, который поступит напервый управляющий вход коммутатора8, формируя на его выходе единичный 40сигнал, а также на открытый третийэлемент ИЛИ 17, В результате этогопо переднему фронту этого импульсав триггер 7 запииется единица н навыходе 32 устройства будет установлен 45единичный сигнал.В том случае, если после реализации цикла счетчик 6 установлен в нуль,а счетчик 5 нет, то единичный сигнал с выхода второго элемента ИЛИ 11 50поступит на второй информационныйвход коммутатора 8, В первом циклеочередной команды по импульсу Час выхода 28 системы на выходе 30 второго элемента И 12 появится единичный 55сигнал, который через четвертый,элемент ИЛИ 8 поступит на С-входтриггера 7. Единичный сигнал. с выхода 30 поступит также на второй управляющийвход коммутатора 8, В результатечего на Д-вход триггера 7 поступаетединичный сигнал. По переднему фронтусинхроимпульса триггер 7 переходитв единичное состояние,В случае, когда после реализациицикла не произойдет установки в нульни счетчика 5, ни счетчика 6, то фактотказа будет зафиксирован как и вовтором случае,Если реализуемая команда содержитболее одного цикла и после реализации-го цикла счетчик 6 не установлен внуль, то факт отказа будет зафиксирован как и в первом случае.1Если после реализации последнегоцикла команды счетчик 6 не установленв нуль, то факт отказа также будетзафиксирован по аналогии с первымслучаем.Если после реализации последнегоу цикла команды счетчик 6 устанавливается в нуль, а счетчик 5 - нетто факт отказа будет зафиксировантакже, как и во втором случае.Если же после реализации последнего цикла не происходит установки внуль ни счетчика 5, ни счетчика 6, тофакт отказа будет зафиксирован каки во втором случае,1Таким образом, в предлагаемом усти/роистве осуществляется контроль правильности функционирования микропроцессора на уровне микроциклов и циклов и контроль правильности считывания информации иэ внешних устройствмикропроцессорной системы,Формула изобретенияУстройство для контроля микропроцессорной системы, содержащее дешифратор, первый счетчик, триггер отказа пять элементов И и три элемента ИЛИ, причем выходы дешифратора соединены с входами первого элемента ИЛИ, выход которого соединен с первым прямым входом первого элемента И, а выходы первого счетчика соединены с входами второго элемента.ИЛИ о т л и ч аю щ е е с я тем, что, с целью повышения достоверности контроля, устройство содержит комбинационный преобразователь кода команды в код чис-ла циклов и микроциклов, второй счет".чнк, коммутатор, буферный регистр,блок сравнения, четвертый элементИЛИ и элемент ИЛИ-НЕ, причем выходкода числа циклов в команде комбинационного преобразователя кода команды в код числа циклов и микроцикловсоединен с информационным входомпервого счетчика, выход кода числамикроциклов в цикле комбинационного 10преобразователя кода команды в кодчисла циклов и микроциклов соединенс информационным входом второго счетчика, разрешающий выход комбинационного преобразователя кода команды 15в код числа циклов и микроцикловсоединен с инверсным входом первогоэлемента И, выходы второго счетчикасоединены с входами третьего элемента ИЛИ, выход которого соединен со 20счетным входом первого счетчикаи первым информационным входом ком -мутатора, выходная адресная шинаконтролируемой микропроцессорнойсистемы соединена с входом дешифратора, первым входом блока сравненияи информационным входом буферногорегистра, выход буферного регистрасоединен с вторым входом блока сравнения, выходная шина данных коятро - 30лируемой микропроцессорной системысоединена с входом комбинационногопреобразователя кода команды в кодчисла циклов и микроциклов, выходразрешения ввода данных контролиру-,емой микропроцессорной системы соединен с вторым прямым входом первого элемента И, выход режима вводаслова состояния контролируемой микропроцессорной системы соединен с 40первым входом второго элемента И,прямым входом третьего элемента Ии первнм управляющим входом коммутатора, выход режима ожидания кон.тролируемой микропроцессорной системы соединен с инверсным входом элемента ИЛИ-НЕ, выход режима захватаконтролируемой микропроцессорнойсистемы соединен с прямым входомэлемента ИЛИ-НЕ, первая выходная шина синхронизации контролируемой микропроцессорной системы соединена свторым входом второго элемента И,третьим прямым входом первого элемента И и входом синхронизации буферного регистра, вторая выходная шинасинхронизации контролируемой микропроцессорной системы соединена спервыми входами четвертого и пятогоэлементов И, выход первого элементаИЛИ соединен с вторым входом пятогоэлемента И, выход блока сравнениясоединен с третьим входом пятогоэлемента И, выход которого соединенс первым входом четвертого элементаИЛИ, инверсным входом третьего элемента И и вторым управляющим входомкоммутатора, выход третьего элементаИ соединен с вторым входом четвертогоэлемента ИЛИ, выход которого соединенс входом синхронизации триггера отказа, выход коммутатора соединен с информационным входом триггера отказа,единичный выход которого являетсявыходом отказа устройства, выходэлемента ИЛИ-НЕ соединен с вторымвходом четвертого элемента И, выходкоторого соединен со счетным входомвторого счетчика, выход второго эле -мента И соединен с входом синхронизации второго счетчика, выход первогоэлемента И соединен с входом синхронизации первого счетчика, выход вто-рого элемента ИЛИ соединен с вторыминформационным входом коммутатора,