Цифровой функциональный преобразователь анишина

(53) 681 дар с тв еннь вой аеь Ю вхо ОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЦТИЙ ВТОРСИОМЪ СВИДЕТ(54) ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ .АНИШИНА,(57) 1. Цифровой функциональный преобразователь, содержащий первый и второй сумматоры-вычитатели, блок анализа и блок управления, выходы первого и второго сумматоров-вычитателей соединены с первым и вторым соответственно входами блока анализа, первый выход которого соединен с управляющими входами сумматоров-вычитателей, входы установки которых соединены с входом начальной установки преобразователя, выход .второго сумматора-вычитателя соединен с выходом преобразователя, о т л и ч а ю - щи й с я тем, что, с целью расширения класса решаемых задач за счет возможности вычисления функций от нескольких переменных и возможности перенастраивания коэффициентов, в него введеныдва накапливающих сумматора и четыре формирователя операндов, информационные входы которых соединены с входом задания коэффициентов преобразователя, первые выходы формирователей операндов с первого по четвертый соединены с первыми информационными 801157543 А входами соответственно первого сумматора-вычитателя, первого и второго накапливающих сумматоров и второго сумматора-вычитателя, второй информационный вход которого соединен с выходом первого накапливающего сумматора и третьим входом блока анализа, четвертый вход которого соединен с выходом второго накапливающего сумматора и вторым информационным входом первого сум" матора-вычитателя, вторые информационные входы накапливающих сумматоров соединены с входом йачальной установки преобразователя, причем блок управления содержит генератор импульсов, пять элементов И два элемента ИЛИ, четыре элемента задержки, три триггера, вычнтающий счетчик, дешифратор нуля, формирователь импульсов и элемент НЕ, выходы формирователей операндов соединены с входами первого элемента ИЛИ, выход которого соединен с первым дом первого элемента И и через последовательно соединенные элемент НЕ и формирователь импульсов с входом установки в "1" первого триггера, ход установки в "О которого соедиен с входом установки в второго триггера,и через первый элемент задержки с выходом второго элемента И, первый вход которого соединен с выходом первого триггера, второй вход второго элемента И соединен с выходом третьего элемента И, вторым входом первого элемента И, первыми входами четвертого и пятого элементов И и через второй элемент задержки с входом установки в третье1157543Составитель А. Зорин,Редактор Н. Лазаренко Текред И.кузьма Корректор Е, СирохманЗаказ 3372/47 Тирак 710 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 1 13035 Москва, Ж, Раушская наб., д. ф 4/5 филиал ППП "Патент", г. Уагород, ул. Проектная, 411 го триггера, вход установки в "О" которого соединен с входом пуска преобразователя и через третий элемент задержки с первым входом третьего,триггера, вход установки в "О" которого соединен с входом пуска преобразователя и через третий элемент задержки с первым входом третьего элемента И, второй вход которого соединен с выходом генератора импульсов, прямые выходы второго и третьего триггеров соединены соответственно с вторым и третьим входами пятого н первого элементов И, инверсный выход третьего триггера соединен с вторым входом четвертого элемента И, вход установки в "О" второго триггера соединен с выходом второго элемента ИЛИ, второй вход которого соединен через дешифратор нуля с выходом вычитающего счетчика, вход которого соединен с выходом пятого элемента И и входом четвертого элемента задержки, вьиоды первого, второго и четвертого элементов И соединены с управляющими входами второго и третьего формирователей операндов, выходы первого, второго, четвертого и пятого элементов И соединены с управляющими входами первого и четвертого формирователей импульсов, второй вход второго элемента ИЛИ соединен с вторым выходом блока анализа,2. Преобразователь по п 1, о т - л и ч а ю щ и й с я тем, что каждый формирователь операндов содержит триггер, три элемента И, регистр сдвига, схему сравнения, группу элементов И и регистры коэффициента и константы, входы которых соединены с информационным входом формирователя, выходы разрядов, начиная с второго регистра коэффициента, соединены с первым входом схемы сравнения, второй вход и выход которой соединены соответственно с выходом регистра сдвига и входом установки в "1" триггера, инверсный в 3 аход кото" 57543рого соединен с первым входом первого элемента И, выход которого подключен к входу регистра сдвига, выход младшего и второго разрядов регистра коэффициента соединены соответственно с первым и вторым входами второго и первого элементов И, выход знака регистра коэффициента соединен с первым и вторым входами соответ" ственно третьего и второго элементов И, выходы разрядов регистра констант соединены первыми входами элементов И группы, вторые входы которых соединены с управляющим входом преобразователя, к которому подключены вторые входы первого и третьего и ,:ретий вход второго элементов И, выходы элементов И с первого по третий и выходы групац элементов И соединены с первым выходом формирователя, инверсный выход триггера соединен с вторым выходом формиров ателя,3. Преобразователь по и, 1, о т - л и ч.а ю щ и й с я тем, что блок анализа содержит схему сравнения, сумматор, два сумматора по модулю два, элемент ИЛИ и элемент НЕ, пер-вый и второй, выходы схемы сравнения соединены соответственно с входом элемента НЕ и первым входом первого сумматора по модулю два, второй вход и выход которого соединены со" ответственно с выходом элемента ИЛИ и первым входом второго сумматора по модулю два, второй вход и выход которого соединены соответственно с выходом знака сумматора и первым выходом блока, второй выход которого соединен с выходом элемента НЕ, первый н второй входы схемы сравнения соединены с первым и вторым информационными входами блока, знаковые разряцы которых подключены к входам элемента ИЛИ, третий и четвертый информационные входы блока соединены с первым и вторым входами сумма,тора.1Изобретение относится к автоматике и вычислительной технике и предназначено для вычисления функций гот одного или нескольких аргументов, ,представленных как и сами значения функций, в цифровом двоичном коде.Известен функциональный преобразователь, содержащий блок памяти,дешифратор, генератор импульсов,двигатели, сумматоры, регистры 1.11.Однако это устройство не позволя. ет производить перенастройку длявычисления различных функций;Наиболее близким по техническойсущности к предлагаемому являетсяцифровой функциональный преобразователь, позволяющий вычислять частное от деления суммы квадратовдвух аргументовна сумму этих аргументов и содержащий первые и вторыесумматоры-вычитатели и регистры сдвига, блок управления и блок анализа..Причем выходы регистров соединены синформационным входом одноименныхсумматоров-вычитателей, выходыкоторых связаны с входами блока анализа. Его первый и второй выходы присоединены к первому входу блока управления и к управляющим входам сумматоров-вычитателей соответственно.Входы преобразователя связаны с входами занесения сумматоров-вычнтателейи регистров сдвига. Выходом преобразователя является выход одного иэсумматоров-нычитателей 23,Недостатком известного преобраэователя является узкий класс решаемыхзадач.Целью изобретения является расширение класса решаемых задач за счетвоэможности вычисления функции от З 5нескольких переменных и воэможностиперенастраивания коэффициентов,Поставленная цель достигается тем,что в цифровой функциональный преобразователь, содержащий первый и 40второй сумматорьгвычитатели, блоканализа и блок управления, выходыпервого и второго сумматоров-вычитателей соединены с первым и вторымсоответственно входами блока анализа,4 эпервый выход которого соединен с управляющими входами сумматоров-вычитателей, входы установки которых соединены с входом начальной установкипреобразователя, выход второго сумматора-вычитателя соединен с выходомпреобразователя, дополнительно введены два накапливающих сумматора ичетыре формирователя операндов, информационные входы которых соединены Ис входом задания коэффициентов преобразователя, первые выходы формирователей операндов с первого по четвер 1157543 4тый соединены с первыми информационными входами соответственно первогосумматора-вычитателя, парного н второго накапливающих сумматоров и второго сумматора-вычитателя, второй информационный вход которого соединен свыходом первого накапливающего сумматора и третьим входом блока анализа,четвертый вход которого соединен свыходом второго накапливающего сумматора и вторым информационным входом первого сумматора-вычитателяЭвторые информационные входы накапливающих сумматоров соединены с нходом начальной установки преобразова. теля, причем блок управления содержит генератор импульсов, пять элементов И, два элемента ИЛИ, четыре элемента задержки, три триггера, вычитающий счетчик, дешифратор нуля,формирователь импульсов и элементНЕ, выходы формирователей операндовсоединены с входами первого элемента ИЛИ, выход которого соединен спервым входом первого элемента И ичерез последовательно соединенныеэлемент НЕ и формирователь импульсовс входом установки в "1" первоготриггера, вход установки в чО" которого соединен с входом установки нН 11 второго триггера и через первыйэлемент задержки с выходом второгоэлемента И, первый вход которого соединен с выходом первого триггера,второй вход второго элемента И соединен с выходом третьего элемента И,вторым входом первого элемента И,первыми входами четвертого и пятогоэлементов И н через второй элементзадержки с входом установки н "1"третьего триггера, вход установкии и,пуска преобразователя и через третийэлемент задержки с первым входомтретьего триггера, вход установкиоаэив О которого соединен с входомпуска преобразователя и через третий элемент задержки с первым нходомтретьего элемента И, второй нход которого соединен с выходом генератораимпульсов, прямые выходы второго итретьего триггеров соединены соответственно с вторым и третьим входами пятого и первого элементов И,иннерсный выход третьего триггерасоединен с вторым входом четвертогоэлемента И, вход установки нО" второго триггера соединен с выходом51 а второго элемента ИЛИ, второй вход которого соединен через дешифратор нуля с выходом вычитающего счетчика, вход которого соединен с выходом . пятого элемента И и входом четвертого элемента задержки, выходы первого второго и четвертого элементов И соединены с управляющими входами второго и третьего формирователей операндо, выходы пероо, второ, четвертого и пятого элементов И соединены с управляющими входами первого и четвертого формирователей импульсов, второй вход второго элемен. та ИЛИ соединен с вторым входом блока анализа.Причем кажцый формирователь операндов содержит триггер, три элемента И, регистр сдвига, схему сравнения, группу элементов И и регистры коэффициента и константы, входы которых соединены с информационным входом формирователя, выходы разрядов, начиная с второго регистра коэффициента, 1 соединены с первым входом схемы сравйения, второй вход и выход которой. соединены соответственно с выходом регистра сдвига и входом установки в "1" триггера, йнверсный выход которого соединен с первым входом первого элемента И, выход которого подключен к входу регистра сдвига, выход младшего и второго разрядов регистра коэффициента соединены соответственно с первым и вторым входами второго и первого элементов И, выход знака регистра коэффициента соединен с первым и вторым входами соответственно третьего и второго элементов И, выходы .разрядов региетра констант соединены с первыми входами элементов И группы, вторые входы которых соединены с управляющим входом преобразователя, к которому .подключены вторые входы первого и третьего и третий вход вто" рого элементов И, выходы элементов И . с первого цо третий и выходы группы элементовИ .соединены с первым выходом Формирователя, инверсный выход триггера соединен с вторым выходом формирователя.При этом блок анализа содержит схему сравнения, сумматор, два сум" матора по модулю два, элемент. ИЛИ и зле;янт НЕ, первый и второй выходы схемы сравнения соединены соответственно с входом элемента НЕ и первым входом первого сумматора по модулю два, второй вход и выход которого соединены соответственно с вью ходом элемента ИЛИ и первым входомвторого сумматора по модулю два,второй вход и выход которого соединены соответственно с выходом знакасумматора и первым выходом блока,.второй выход которого соединен с вь,ходом элемента НЕ, первый и второй входы схемы сравнения соединены спервым и вторым информационнымивходами блока, знаковые разряды которых подключены к входам элементеИЯИ, третий н четвертый информационные входы блока соединены с первым ивторым вхо эми сумматора. На фиг. 1 представлена блок-схемапреобразователя; на Фиг. 2-, 4 - блоксхемы соответственно формирователяоперандов, блока управления и блокаанализа.Цифровой функциональный преобразователь содержит сумматоры-вычитатели 1, накапливающие сумматоры 2,формирователи 3 операндов, блока 4управлениями блок 5 анализа, входы 6и выходы 7 и 8 блока анализа, входыи выходы 9-22 сумматоров-вычитателей, Формирователей операндов и блока управления. Формирователи операндов содержат регистры 23 и 24 соответственно константы и коэффициента, схему 25 совпадения, регистр 26сдвига, триггер 27, элементы И 28 и29, группу элементов И 30, выход 31,входы 32-34 Формирователей, выходы35-39 формирователей. Блок управления содержит генератор 40 импульсов,элементы ИЛИ 41 и 42, элемент И 43,элементы 44 задержки, вычитающийсчетчик 45, дешифратор 46 нуля, Формирователь 47 импульсов,. элементНЕ 48, выходы блока 49 56. Блок анализа содержит сумматор 57, схему 58сравнения, сумматоры 59 по модулюдва и элемент НЕ 60,Работа преобразователя осиованана итерационном алгоритме а рядевспомогательных соотношений1157 7г - номер итерации (гоп - ), для которой Х У в пределах сетки, или номер последней итерации "о( ;)(фВ)(, У, =(у 1+10 ю=( . +в х, е у 1юа ю 15 О с, 1; +е; М%М, 1, - коэФФициенты, равные целым.(от 0 до и) степеням (2, взятым со знаком 10 плюс или минус, или нулю; шхэ штшите 3 ю константы по модулюменьшие 24 й .(1 1, В, 18-4) " аргументы или аргу мент вычисляемой функции;в .вектор аргументов размерностью8( с 8 с 4) 20+1, если х ) О з 1 япх= -1, если з О- функция знакастоп, если з"ОПреобразователь работает следую щим .образом. 25По сигналу "Пуск", поступающему яа вход 20 блока 4 управления, а из него далее эо все узлы преобразова.теля (не показаны), выполняются подготовительные операции: в элементы 1 - 4 заносятся аргументы е, (через входы 22); триггеры 27 в блоке 4 управления и формирователях 3 операндов устанавливаются в "0"; регистры 26 сдвига формирователей 3 операндов сбрасываются в 0 , а в их стар 135 ший разряд заносится "1"; в вычитающий .счетчик 45 заносится константап; по входу 22 формирователя 3 операндов в регистры 24 и 23 заносятся щ коэффициенты М; и константы ш (если изменяется вид вычисляемой функции),Сигнал "Пуск" (потенциальный), поступакщий иа вход 20, задержавшись иа линии 44 задержки на время выпол-. 45 кения подготовительных операций, поступает на вход элемента И 29, открывая его, Очередной тактовый импульс от генератора 40 поступает на шины 55 и 56 выводов 13 н 12 блока 4 50 управления, откуда оч передается во эсе формирователи 3 операндоэ (через шину 33). Если в младшем разряде регистра 24 коэффициентов присутствует "1." (значнт 0), то с помощью 55 элемента И 29 вырабатывается сигнал (по шине 37) на сброс содержимого сумматора 1 или 2. Если "1" нет, а в 543 8старшем разряде "1." (знак "-"), то с помощью элемента И 28 вырабатывается сигнал (по шине 39) на образование обратного кода от содержимого сумма" торов 1 или 2. Спустя некоторое вре" мя, через элемент 44 задержки этот же первый тактовый импульс устанавливает триггер 27 в , закрывает элемент И 29 и открывает элемент И 43 при условии, что по входу 17 блока 4 уп-равления через свои выходы 1 б хотя бы один формирователь 3 операндов подает высокий сигнал "1" (о необходи-мости сдвига содержимого сумматоров 1 и 2, если к 1 +1).При этом условии второй и, возможно, посл .Дующие тактовые импуль" сы проходят через элемент 43 .и по шинам 53 и 54 (выход 13 и 2) передаются в формирователь 3 операндов (по шине 32 входа 11), где через открытые элементы И 28 поступают по шине 38 на сумматорили 2 и вызывают арифметический сдвиг его содержимого на один разряд вправо., Этим же сигналом в формирователе 3 операнд. дов сдвигается вправо содержимое регистра 26 сдвига. В момент совпадения положения единицы в регистрах 24 и 26 схема совпадения посылает сигнал на вход триггера 27, с инверсного выхода которого снимается сигнал (низкого уровня), запрещающий дальнейшие сдвиги сумматора 1 или 2, управляемого от данного формирователя 3 операндов. Одновременно этот же сигнал "Оф подается через выход 1 б на вход 17 блока 4 управления.В момент, когда от всех четырех формирователей 3, операндов поступают сигналы "0", элемент ИЛИ 42 закрывает элемент И 43 и операции сдвигов (умножения Е 1.) на этом заканчивается.Одновременно сигнал "0" элемента ИЛИ 42 поступает через элемент НЕ"58 и Формирователь 47 на вход триггера 27, устанавливая его в "1". С его прямого выхода снимается сигнал, открывающий элемент И 29. Очередной тактовый импульс, пройдя через нее, поступает по шинам 49 и 50 выходов 13 и 12 блока 4 управления во все формирователи 3 операндов по шине 31 (входа 11) и, открывая(+1)-разрядную группу 30 элементов И, заносит со. держимое регистра 23 константы ш. через шины .36 выхода 18 в сумматор 1или 2, где оно суммируется с егопрежним содержимым. Итак, в каждомсумматоре после этого формируютсяоперанды Х, У,ю,для последующихитераций. Заканчивается этап подготовки операндов тем, что этот сигнал, снятый с выхода элемента И 29,поступает еще и на вход триггеров27, сбрасывая один в "О" и устанавливая в "1" другой.Этап итераций начинается; когдаочередной тактовый импульс, пройдячерез открытый элемент И 29, поступает через шину 52 выхода 12 блока 4управления на вход 11 (шина 34) и,пройдя через их выход 18 (шина 35)и далее на вход 19 сумматора-вычитателя 1, суммирует (как синхросигнал)или вычитает ( в зависимости от тогосигнала,. который поступает на входы фф10 со второго выхода 9 блока 5 анализа ) к его содержимому по входу 4содержимое одноименного накапливающего сумматора 2. Этот же тактовыйимпульс в блоке 4 управления, задержавшись на полпериода тактовых импульсов на элементе 44 задержки, поступает через шику 51 выхода 13 блока 4управления через второй и третий формирователи 3 операндов на накапливающие сумматоры 2 и вызывает арифметический сдвиг вправо их содержимогона один разряд.Перед началом каждой итерации,в. том числе и первой, содержимоеобоих сумматоров-вычитателей 1 исодержимое обоих накапливающих сумматоров 2 поступает на информационные входы блока 5 анализа, определяющего выходной сигнал на выхода 8 4 а(сигнал ц ) и сигнал на выходе 7(конец итераций по Хг Ч).-1Блок 5 анализа работает следующимобразом,На первые и вторые входы (и+1)- 4 зразрядного комбинационного сумматора57 поступают величины ю и О, На егоединственном знаковом выходе возникает сигнал "1" об отрицательной величине (У+а). Кстати, после последующих рсдвигов знак суммы (13+в)2 " не изменяется и равен знаку суммы (О+и),так как сдвиги арифметические.Схема 41 .(блока 5 анализа) учитывает знаки Хи Ч; , а ее выходной усигнал вместе с выходным сигналомсумматора 57 и первым выходным сигналом (код Х .кода Ч; ,) с помощью первого и второго сумматоров59 по модулю два преобразуется в сигнал 1-1 равный "О при ц ., +1или "1при о, = -1. Он поступаетна выход 9 блока 5 анализа.Каждый тактовый импульс, вызывавший итерацию, поступает на вход вычитающего счетчика 45 (блок 4 управления, уменьшая его содержимое наединицу. Таким образом подсчитывается число итераций. В момент, когдабудет выполнена и-ая итерация, содержимое счетчика 45 равно нулю,что сразу фиксирует дешифратор 46нуля. Высокий уровень с его выходапоступает на вход й триггера 29,сбрасывая его э "О", Элемент И 29закрывается, и очередные тактовыеимпульсы на шины 51 и 52 выходов 13и 12 не поступают,Итерации могут прекратиться досрочно (до исчерпания числа и)если на первый вход 9 блока 4 управления поступит сигнал "1" от блока5 анализа через выход схемы 58 сравнения, через элемент НЕ 60 и черезего первый выход 7. Он вырабатывается схемой 58 сравнения, если содержимые обоих сумматоров-вычислителей 1сравняются пюсле какой-то г-ой итерации (в пределах разрядности сумматоров-вычитателей).В обоих случаях на выходе 21 блока 4 управления выдается сигнал "Конец", означающий, что результат (сточностью до и двоичных разрядов)готов и находится во втором сумматоре-вычитателе 1, выход которого является выходом преобразователя,Результат представлен э обратномкоде в каком-то машинном масштабе,возможно, отличном от масштаба аргументов, но всегда этот масштаб будетравен целой степени двух и для каждойфункции свой.Максимальная Относительная погрешность вычисления функции составляет10-4 - 1 Ои зависит от вида функциии диапазона изменения аргументов(при и 14),Число разрядов и рекомендуетсябрать не более 12-14.При необходимости перестроитьпреобразователь на вычисление другойфункции достаточно заслать в регистры коэффициентов 24 и констант 23,рассчитанные по особым математическим формулам, коэффициенты %,11Й Й, к и константы а, ш ш, й еРегистр 24 содержит в знаковом разряде "1", если коэффициент отрицателен, а также в 1-м разряде "1" (1 считается вправо от знакового разряда), если 1 1+1 оя (1 с;), н 1 ф присутствует в самом младшем (а+1)"м, разряде если к, О. Ре" гистр 23 содевжит константы в обратном кодеш 1 с 2". 157543 12Благодаря введенным блокам (фор.мирователи операндов, накапливакщиесумматоры, дополнительные узлы вблоках управления и анализа и. связям между блоками преобразо.вателя обеспечена возможность1 ычисления большого классаэлементарных Функций, т. е,расширение класса вычисляе мых преобразователем функций.