Микропрограммный процессор

1062712НИИПИ Закаэ 10219/50 ираж 706 Подписное Филиал ППП "Патент", г. Ужгород,ул.Проектная1062712 И, элемент НЕ и элемент ИЛИ, приэтом адресный вход, информационныйвход, вход управления выборкой,вход строба записи младшего слова,вход строба записи старшего слова,выход старшего слова и выход младшего слова накопителя соединены соот;ветственно с адресным выходом коммутатора адреса, информационным входомблока, выходом элемента ИЛИ, выходомпервого элемента И, выходом второгоэлемента И, первым и вторым выходами блока, первые входы всех элементов И подключены к первому управляющему входу блока, управляющий выходкоммутатора адреса соединен с вторым,входом первого элемента И и входомэлемента НЕ, выход которого подключен к второму входу второго элемента И, вторые входы и выходы третьегои четвертого элементов И соединенысоответственно с вторым и третьимуправляющими входами блока и первыми вторым входами элемента ИЛИ, первый и второй адресные входы и первый и второй управляющие входы коммутатора адреса подключены соответственно к первому и второму адреснымвходам блока и второму и третьемууправляющим входам блока,3. Процессор по п. 1, о т л ич а ю щ и й с я тем, что блок формирования адреса микрокоманд содержит регистр адреса микрокоманд,дешифратор адреса, группу элементовИЛИ и три группы элементов И, первыевходы которых соединены соответственно с первым, вторым и третьим адресными входами блока, вторые входыэлементов И всех групп подключены куправляющему входу блока, первый,второй и третий входы и выходы элементов ИЛИ группы соединены соответ Изобретение относится к вычислительной технике и предназначено для применения в малых цифровых вычислительных машинах с микропрограммным управлением (мини- и микро-ЭВМ), 5Как известно, в основе построения микропрограммных процессоров лежит использование постоянных запоминающих устройств для хранений микропрограмм. В то же время развитие тех". 1 О нологии, появления новых аппаратных и программных средств реализации, возрастающий объем микропрограммного обеспечения и необходимость наиболее эффективного его применения при-. вело к введению в состав ЭВМ микро 1 программной памяти с перезаписью,ственно с выходами элементов И первой, второй и третьей групп и входомрегистра адреса микрокоманд, выходымладшей и старшей частей которогоподключены соответственно к адресному выходу блока и входу дешифратораадреса, а выход дешифратора адресасоединен с управляющим выходом блока,4, Процессор по и. 1, о т л ич а ю щ и й с я тем, что блок обработки содержит первый и второй узлырегистров, коммутатор, сумматор,сдвигатель, регистр данных и узелсравнения, первый и второй входыи выход которого подключены соответственно к управляющему входу блока,выходу сумматора и второму адресному выходу блока, информационные иуправляющие входы первого и второгоузлов регистров соединены соответственно с выходом сдвигателя и управляющим входом блока, выходы первого и второго узлов регистров подключены к первым информационнымвходам соответственно сумматора икоммутатора, второй информационныйвход, управляющий вход и выход которого соединены соответственно с информационным входом блока, управляющим входом блока и вторым информационньм входом сумматора, управляющий вход и выход сумматора подключены соответственно к управляющемувходу блока и информационному входусдвигателя, управляющий вход и выходкоторого соединены соответственно суправляющим входом и первым адреснымвыходом блока, а информационныйвход, управляющий вход и выход регистра данных подключены соответственнок выходу сдвигателя, управляющемувходу и информационному выходуб,цска,в том числе оперативной памяти, ипостроение на ее основе процессоровс динамическим микропрограммированием. Динамическое микропрограммирование улучшает функциональные возможности традиционных способов при-.менения микропрограммирования, обеспечивает воэможность моделированияс использованием микропрограммногоуровня управления, разработку новыхязыковых средств, доступность микропрограммирования пользователю и др,Микропроцессоры с динамическим микропрограммированием открывают новыевозможности при использовании их дляпостроения высокопроизводительныхбольших ЭВМ и мультисистем.В настоящее время используются главным образом два подхода при построении процессоров с динамическим микропрограммированием. Первый под,ход состоит в использовании собствен , ной оперативной памяти устройства управления, запись в которую осуществляется по выбранному алгоритму из главной памяти, микропрограммной постоянной памяти либо внешних устройств 111Второй подход заключается в использовании главной памяти ЭЗМ для хранения и выполнения,иэ нее микропрограмм. В этом случае нет необходимости в дополнительной аппаратуре 15 перезаписи, разработке. алгоритмов предварительного вызова микропрограмм при их оперативной смене, затратах времени на перезапись необходимых микропрограмм, так как они могут 2 р храниться в общем поле. программ пользователя. Кроме того, отпадает необходимость в специальных командах загрязки и процедурах поиска местонахождения микропрограмм. 25Наиболее близким по технической сущности к предлагаемому является микропрограммный процессор, позволяющий выполнять микропрограммы, хранящиесяв микропрограммном постояном запоминающем устройстве или в главной памяти.Этот микропрограммный процессор содержит блок главной памяти, блок микропрограммной памяти, регистр команд, регистр данных, элементы И, коммутатор микрокоманде, регистр микрокоманд с адресной и операционной частями, блок формирования адреса микрокоманд, дешифратор управляющих сигналов, блок обработки 40 и блок управления адресацией главной йамяти. Выход блока главной памяти соединен с входом регистра команд и регистра данных. Первый выход блока микропрограммной памяти соединен 45 с информационным входом элементов И. Второй выход блока микропрограммной памяти соединен с первым входом коммутатора, второй вход которого соединен с выходом регистра данных и инО Формационным входом блока обработки. Выхрды элементов И и коммутатора соединены с входами адресной и операционной частей регистра микрокоманд соответственно. Выход адресной части соединен с первым входом блока формирования адресов микрокоманд, второй вход которого соединен с выходом регистра команд, третий вход сое-. динен с управляющим выходом блока обработки, а выход соединен с входом 6 О блока микропрограммной памяти. УправляЮщий выход блока управления адресацией соединен с управляющими входами элементов И и коммутатора, а адресный выход соединен с адресным 65 входом блока главной памяти, Блок управления адресацией соединен также с блоком обработки,.информационные выходы которого соединены с соответствующим входом блока главной памяти. Выход операционной части регистра микрокоманд соединен с входом дешифратора управляющих сигналов, выходы которого соединены соответственно с управляющими входами блока обработки, блока формирования адреса микрокоманд, блока управления адресацией главной памяти и управляющими входами регистра команд, регистра данных соответственно,2 .Недостатком известного процессора является невысокое быстродействие. Это вызвано тем, что цикл обращения к главной памяти в современных ЭВМ больше (обычно в несколько раз). цикла обращения к постоянной микропрограммной памяти. В связи с этим в режиме обращения к главной памяти время выполнения микропрограмм увеличивается. Кроме того, описанная организация процессора ограничивает разрядность микрокоманд разрядностью главной памяти, которая,. например, в современных мини-ЭВМ составляет в основном 1 б разрядов. Это приводит либо к ограничению мощности микро- команды, либо к применению "сильных" способов кодирования. В обоих случаях быстродействие снижается, так как мощность микрокоманды определяется числом параллельно выполняющихся микроопераций, а "сильные" способы кодирования усложняют схемы дешифрации, вносящие дополнительные задержки.Целью изобретения является увеличение быстродействия микропрограммного процессора.Поставленная цель достигается тем, что в микропрограммный процессор, содержащий блок главной памяти, блок управления адресацией главной памяти, состоящий из дешифратора адреса и регистра адреса, блок обра 1 ботки, блок микропрограммной памяти, блок формирования адреса микрокоманд, :коммутатор микрокоманд, регистр микрокоманд, дешифратор управляющих сигналов и регистр команд, управляющий вход которого соединен с выходом дешифратора управляющих сигналов, информационный выход, первый, второй адресные выходы и управляющий вход блока обработки подключены соответственно к информационному входу бло.ка главной памяти, адресному входу регистра адреса, первому адресному входу бЛока формирования адреса микрокоманд и выходу дешифратора управляющих сигналов, управляющий вход, выход старшей части и выход младшей части регистра адреса соединены соответственно с выходом дешифраторауправляющих сигналов, входом дешифратора адреса и адресным входом блока главной памяти, управляющий вход,второй и третий адресные входы, адресный выход и управляющий выход блока формирования адреса микрокомандподключены соответственно к выходудешифратора управлпощих сигналов,выходу регистра команд, выходу адресной части регистра микрокоманд,адресному входу блока микропрограммной памяти и управляющему входу коммутатора микрокоманд, первый и второй информационные входы и выходкоторого соединены соответственно спервым и вторым выходами блока мик- ,15ропрограммной памяти и входом регистра микрокоманд, выход операционной части регистра микрокомандподключен к входу дешифратора управляющих сигналов, выход которого соединен с управляющими входами блокаглавной памяти и блока микропрограммной памяти, введены блок оператинной памяти и коммутатор данных,первый и второй управляющие входыи первый, второй и третий информационные входы которого подключенысоответственно к выходам дешифратораадреса и младшего разряда регистраадреса, выходу блока главной памяти,первому и второму выходам блокаоперативной памяти, выход коммутатора данных соединен с информационными входами регистра команд и блока обработки, а информационный вход,первый, второй и третий управляющие З 5входы, первый и второй адресные входы, первый и второй выходы блока оперативной памяти подключены соответственно к информационному выходублока обработки, выходу дешифратора 40управляющих сигналов, выходу дешифратора адреса, управляющему выходублока формирования адреса микрокоманд,. выходу младшей части регистраадреса, адресному выходу блока Формирования адреса микрокоманд, третьему и четвертому информационным входам коммутатора микрокоманд,Кроме тога, блок оперативНой памяти содержит накопитель, коммута 50 тор адреса, четыре элемента И, элемент НЕ и элемент ИЛИ, при этом адресный вход, информационный вход, вход управления выборкой, вход строба записи младшего слова, вход строба записи старшего слова, выход старшего слова и выход младшего слова накопителя соединены соответственно с адресным выходом коммутатора адреса, информационным входом блока, вы ходом элемента ИЛИ, выходом первого элемента И, выходом второго элемента И, первым и вторым выходами блока, пеРвые входы всех элементов И подключены к первому управлякщему вхо 65 ду.блока, управляющий выход коммутатора адреса соединен с вторым входом первого элемента И и входом элемента НЕ, выход которого подключен к второму входу второго элемента И, вторые входы и выходы третьего и четвертого элементов И соединены соответственно с вторым и третьим управляющими входами блока и первым и вторым входами элемента ИЛИ, первый и второй адресные входы и первый и второй управляющие входы коммутатора адреса подключены соответственно к первому и второму адресным входам блока и второму и третьему управляющим входам блока.Причем блок формирования адреса микрокоманд содержит регистр адреса микрокоманд, дешифратор адреса, группу элементов ИЛИ и три группы элементов И, первые входы которых соединены соответственно с первым, вторым и третьим адресными входами блока, вторые входы элементов И всех групп подключены к управляющему входу блока, первый, второй и третий входы и выходы элементов ИЛИ группы соединены сбответственно с выходами элементов И первой, второй и третьей групп и входом регистра адреса микрокоманд, выходы младшей и старшей частей которого подключены соответственно к адресному выходу блока и входу дешифратора адреса, а выход дешифратора адреса соединен с управляющим выходом блока. При этом блок обработки содержит первый и второй узлы регистров, коммутатор, сумматор, сдвигатель, регистр данных и узел сравнения, первый и второй входы и выход которого подключены соответственно к управляющему входу блока, выходу сумма тора и второму адресному выходу блока, информационные и управляющие входы первого и второго узлов регистров соединены соответственно с выходом сдвигателя и управляющим входом блока, выходы первого и второго узлов регистров подключены к первым информационным входам соответственно сумматора и коммутатора, второй информационный вход, управляющий вход и выход которого соединены соответственно с информационным входом блока, управляющим входом блока и вторым информационным входом сумматора, управляющий вход и выход сумматора подключены соответственно к управляющему входу блока и информационному входу сдвигателя, управляющий вход и выход которого соединены соответственно с управляющим входом и первым адресным выходом блока, а информационный вход, управляющий вход и выход регистра данных подключены соответственно к выходу сдвигателя, управляющему входу и информационному выходу Блок 10 оперативной памяти содерблока. жит накопитель 14, разрядность кото.На фиг. 1 представлена стРУктУР- рого равна двойной. разрядности блоная схема микропрограммного процес- ка 1 и состоящий из накопителя 15сора; на фиг. 2 - функциональная старшего слова и накопителя 16 младсхема блока оперативной памяти на 5 шего слова (фиг. 2), Блок 10 содерфиг. 3 - схема блока управления жит также коммутатор 17 адреса, пер.адресацией главной памяти, на Фиг 4 " вый 18, второй 19, третий 20, четверсхема блока формирования адреса тый 21 элементы И, элемент 22 НЕ,микрокоманд; на фиг. 5 - схема блока элемент 23 ИЛИ, выход которого соеобработки, 10 динен с первым управляющим входом,Микропрограммный процессор содер- являющимся входом выборки, накопижит блок 1 главной памяти, адресный теля 14, адресный вход которого соеи инФормационный входы которого сое- динен с адресным выходом коммутаторадинеиы соответственно с адресным 17. Управляющий выход коммутаторавыхОдом. блока 2 управления адресаявляющийся выходом младшего5 17, цией главной памяти и информационразряда адреса, соединен с первым,ныМ выходом блока 3 обработки, ивходом элемента 18 и входом элеменблок. 4 микропрограммной памяти, вход та 22, выход которого соединен скоторого соединен с адресным выхопервым входом элемента 19, второйдом блока 5 формироВания адреса микрокоманд, а первый и второй выхо- нала записи, соединен с первым упды - с первым и вторым информацион- Равляющим входом 24 блока 10 и сными входами коммутатора 6 микроко-втоРым входом элемента 18, выход команд (фиг. 1). Процессор содержит торого соединен с входом строба затакже дешифратор 7 управляющих сигнаписи накопителя 16, являющимся втолов, вход которого соединен с выхо- рым управляющим входом накопителядом операционной части 8 регистра 9 14, Третий управляющий вход накопимикрокоманд, а выходы - с первымителя 14, являющийся входом стробауправляющими входами блоков 1 и 4,записи накопителя 15, соединен с выблока 10 оперативной памяти, блока ЗО Одом элемента И 19, информационный3, регистра 11 команд, блока 5 ивход 25 блока 10 соединен с инфорблока 2. Адресный вход блока 2 сое- мационным входом накопителя.14, пердинен с первым адресным выходом вый адресный вход коммутатора 17 соеблока 3) второй адресный выход ко-, динен с пеРвым адресным входом 26торого соединен с первым адресныморой адресный вход 27блока 10 вто ойвходом блока 5, с вторым и третьим35 кото ого сое инен сРвходом коммутатора 17Первый управадресными входами которого соединены ляющий вход коммутатора 17 соединенсоответственно выходы регистра 11с первым входом элемента И 20 и втои адресной части 12 регистра 9, входпо леднего из которых соединен с вы третий управ щ йрым управляющим входом 28 блока 10,третий управляющий вход 29 которогоходом коммутатора 6 микрокоманд,соединен с вторым управляющим входомИнформационный, первый и второй адрес- коммутатора 17 и первым входом эленые входы блока 10 оперативной памя- мента 21, выход которого соединен сти соединены соответственно с инпервым входом элемента 23, Второйформационным и адресным входами бло 4 Вход элемент 23Вход элемента соединен с выходомпроцессор содержит коммутатор 13элемента О, второй вход которого,являющийся признаком Обращения кданных, выход которого соединен с ин- памяти за оперативной информацией,формационными входами блока 3 и ре- соединен с входом 24 блока 10. П иУправлЯюЩий вхоД этом второй вход эл 21, являодом лока . Ри,которого соединен с вторым управляю О рщийся пр нищи ся признаком обращения за мик оляющий выход которого соединен с второй 31 выходы которого соединенывторым управляющим входом коммутатора . Ри этом первый информацион13 Псоответственно с выходами накопитеный вход коммутатора 13 соединен сд ля 15 и накопителя 16, Накопитель14 может быть выполнен на интегральвыходом блока 1, а второй и третийных полупроводниковых микросхемахинформационные входы соединены соот- к 565 ру 2 А.ветственно с первым и вторым выхода.Ми блока 10 и с третьим и четвертым 60 ной памяти игБлок управления адресацией главинформационными входами ком та о ной памяти (фиг. 3) содержит регистрдами коммутато . 32 адреса, состоящий из старшей 33,Ра 6 ЦРичем УпРавлЯющий вход послед- младшей 34младшей частей адреса и младшегонего сждинен с управляющим выходом разряд 35,разряда , дешифратор 36 адресавход которого соединен с выходом65,старшей 33 части регистра 32, а вы 1062712 1050 ход дешифратора 36 соединен с первым управляющим выходом 37 блока 2, адресный выход 38 которого соединен с выходом регистра 32, вход которого соединен с адресным входом 39 блока 2, второй управляющий выход 40 ко торого соединен с выходом младшего разряда 35 адреса, причем управляющий вход 41 блока 2 соединен с управляющим входом регистра 32.Блок 5 формирования адреса микро команд (фиг. 4) содержит регистр 42 адреса микрокоманд, состоящий из старшей 43 и младшей 44 частей, дешифратор 45 адреса, группу 46 элементов ИЛИ, первую 47, вторую 48, третью 15 49 группы элементов И, выходы которых соединены с входами соответствующих элементов 46 ИЛИ, а первые входы которых соединены соответственно с первым 50, вторым 51, третьим 52 адресными входами блока 5. Управляющий 53 выход блока 5 соединен с выходом дешифратора 45, вход которого соединен с выходом старшей 43 части регистра 42. Вход регистра 42 соединен с выходом группы элементов ИЛИ 46, а выход - с адресным ныкодом 54 блока 5, управляющий вход 55 которого соединен с вторыми входами групп 47, 48 и 49 элементов И. Блок 3 обработки фиг. 5 содержит первый узел 56 регистров, второй узел 57 регистров, коммутатор 58,. сумматор 59, узел 60 сравнения, сдвигатель 61 и регистр 62 данных, выход которого соединен с информационным выходом 63 блока 3, первый адресный выход 64 которого соединен со вхсдами регистра 62, узлон 56 40 и 57 и ныходом сдвигателя 61. Вход сдвигателя 61 соединен со входом узла 60 и выходом сумматора 59, первый и второй информационные входы которого соединены соответственно с 45 выходом узла 56 и выходом коммутатора 58, Первый и второй информационные входы коммутатора 58 соединены соответственно с выходом узла 57 и информационным нходом 65 блока 3, управляющий вход 66 которого соединен с управляющими входами узлов 56 и 57, .сумматора 59, коммутатора 58, сдвигателя 61, регистра 62 и узла 60, выход которого соединен с вторым адресным выходом 67 блока 3, Для 55 технической реализации блока 3 обработки могут быть применены микросхемы серии К 155. При этом узлы 56 и 57 могут быть выполнены на микросхемах памяти К 155 РУ 2, коммутатор 60 58 - на микросхемах К 155 ЛР 1, сумматор 59 - на микросхемах К 155,ИПЗ, регистр 62 данных - на триггерах К 155 ТИЯ, Сдвигатель 61 может быть ныполнен на микросхемах К 155 КП 2, 65 реализуя при этом четыре операции,например: прямую передачу информации, сдвиг влево и вправо на одинразряд, а также циклический сдвигна один байт. Узел 60 представляетсобой совокупность комбинационныхсхем, обеспечивающих выработку соотнетствующих признаков, Так, например,для выработки признаков нуля результата и переполнения этот блок будетвключать соответственно элемент ИЛИдля всех разрядов результата и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ для переносовиэ старшего и предыдущего разрядоврезультата.Блок 3 обработки может быть выполнен также на базе микропроцесссорного элемента К 589 ИК 02. При этомвыход регистра аккумулятора является информационным выходом блока 3,выход регистра адреса - первым адресным выходом, выходы сигналов переноса Со и переполнения СПо - вторымадресным выходом. Управляющий входблока 3 является входом дешифраторакода операций, а информационный входявляется входной информационной магистралью В,Рассмотрим работу микропрограммно;го процессора. В текущий момент времени на регистр 9 поступает очереднаямикрокоманда. Ее операционная часть8 подается на вход дешифратора 7,который вырабатывает совокупностьсигналов, управляющих работой блоков1, 4 и 10, блоков 2 и 3 и регистра11. Адресная часть 12 микрокомандыпоступает на вход блока 5, которыйформирует адрес очередной микрокоман-ды с учетом признаков ветвлений,поступающих по шине условий из блока3. При формировании начальных адресов микропрограмм в блок 5 подаетсятакже код операции командного словаиз регистра 11. В зависимости отсформированного кода адреса очередноймикрокоманды, который анализируетсяблоком 5, обращение происходит либок блоку 4, либо по второму адресномунходу к блоку 10. В первом случае считанная информация поступает в регистр 9 иэ блока 4 через первый и второй информационные входы коммутатора б по прямому значению сигнала на управляющем выходе блока 5. Во втором случае .иэ блока 10 в соответствии с описанной выше его структурой считывается двойное слово, которое поступает в регистр 9 через третьи и четвертые информационные входы коммутатора б по инверс. ному значению сигнала на управляющем выходе блока 5. Если в текущей микрокоманде задана необходимость обращения за данными или очередным ко=мандным словом, что определяет дешифратор 7, адрес с первого выхода бло,ка 3 поступает в блок 2, который анализирует адрес и, в зависимости от его значения, осуществляет обращение к блоку 1, или по первому адресному входу к блоку 10. В связи с этим информация будет считываться соответственно либо с выхода блока 1, либо с первого или второго выходов блока 10. Последнее определяется частностью адреса блока 10. Через коммутатор 13 считанная информация поступает на регистр 11, если считывается очередное. командное-слово, или в блок 3, если считываются данные. Управление коммутатором 13 осуществляется сигналами на его 15 первом и втором управляющих входах, поступающими с выходов блока 2, При наличии сигнала на первом управляющем входе коммутатор 13 осуществляет передачу информации с выхода блока 1. При отсутствии сигнала на первом управляющем входе коммутатор 13 осуществляет передачу информации с первого или второго выхопа. Ьлока 10 в зависимости от четности р адреса блока 10, что определяется сигналом на втором управляющем входе коммутатора 13Таким образом, при обращении по .первому адресному входу блок 10 является продолжением адресного пространства блока 1, а при обращении по второму адресному входу - про: должением адресного пространства блока 4. Следовательно, в блоке 10 могут храниться как команды и данные, так и микропрограммы, причем загрузка микропрограмм, как и любой другой информации, в блок оперативной памяти осуществляется при обращении по первому адресному входу, . 10 Поскольку 6 бъем блока 10 относительно невелик по сравнению с общим объемом главной памяти, он может быть выполнен в виде долупроводникового запоминающего устройства с высоким 45 быстродействием, равным быстродействию блока 4. С другой стороны, при обращении по второму адресному входу иэ блока 10 считывается двойное слово, что позволяет выбрать разрядность микрокоманды и блока 4 равной,двойной разрядности блока 1.В соответствии с описанным принципом работы процессора и приведенными на Фиг. 2-5 функциональными схемами блоков 10, 2, 5 и 3 эти блоки работают следующим образом.Блок 10 оперативной памяти (Фиг. 2) сможет работать в трех режимахгрежиме записи данных, команд или микрокоманд, режиме чтения дав О ных или команд, режиме чтения микро- команд.Работа блока 10 в режиме записивозможна только по входу 26 блока Я.в случае, если в дешифраторе 36 блока 2 определяется, что адрес обращения к.памяти принадлежит блоку 10. При этом "единичный" уровень .сигнала с выхода 37 блока 2 поступает на вход 28 блока 10, разрешая прохождение адреса со входа 26 блока 10 через коммутатор 17 на вход накопителя 14 и разрешая также прохождение сигнала обращения памяти (чтения или записи), приходящего с выхода дешифратора 7 на вход 24 блока 10 и далее через элементы 20 и 23 на вход выборки накопителя 14, Сигнал записи при этом проходит с выхода дешифратора 7 через вход 24 блока 10 и элемент 18 на вход строба записи ,накопителя 16 или через элемент 19 на вход строба записи накопителя 15, в зависимости,от разряда четности адреса, поступающего с управляющего выхода коммутатора 17. При его фединичном" значенииоткрывается элемент 18, а при "нулевс.г" значении - элемент 19. Таким образом, при наличии сигнала записи, если заданный адрес принадлежит блоку 10, по коду адреса на выходе. 26 записывается информация с информационного входа 25, причем запись осуществляется либо в накопитель 15, либо в накопитель 16 в зависимости от разряда четности адреса.Работа блока 10 в режиме чтения данных или команд происходит следующим образом. В случае, если в дешифраторе 36 блока 2 определяется, что адрес обращения к памяти принадлежит блоку 10, "единичный" уровень сигнала на входе 28 блока 10 разрешает прохождение адреса со входа 26 блока 10 через коммутатор 17 на вход накопителя 14, а также разрешает прохождение сигнала обращения со входа 24 блока 10 через элементы 20 и 23 на вход выборки накопителя 14 На выходах 30 и 31 накопителя 14 появляется считанная информация,Режим чтения микрокоманд из блока 10 выполняется в случае, когда в дешифраторе 45 блока 5 определяется, что сформированный на регистре 42 адрес микрокоманды принадлежит блоку 10. При этом "единичный" уровень сигнала с выхода 53 дешифратора 45 поступает на вход 29 блОка 10, разрешая прохождение адреса микро- команды со входа 27 блока 10 через коммутатор 17 на вход накопителя 14 и разрешая прохождение сигнала выборки микрокбманд, приходящего с вы хода дешифратора 7 на вход 24 блока 10 и далее через элементы 21 и 23 на вход выборки накопителя,14На выходах 30 и 31 накопителя 14 появляется считанная микрокоманда.В блоке 2 управления адресацией главной памяти (Фиг. 3) осуществля 13 1062712ется прием адреса с адресного входа39 на регистр 32 под управлениемсигнала на входе 41. Дешифратор 36осуществляет анализ содержимогостаршей части 33 регистра 32 и, вслучае его соответствия адресу, принадлежащему блоку 10, формирует"единичный" сигнал на выходе 37С выхода 40 блока выдается младшийразряд 35, являющийся признакомчетности адреса слова, С адресного 10выхода 38 блока выдается содержимоерегистра 32.В блоке 5 Формирования адреса микрокоманд фиг. 4) под управлениемсигналов а входе 55 осуществляется .15прием адреса микрокоманды на регистр42 через элемент 46 со входов 51и 52 или путем дизъюнктйвного вписывания со входов 50 и 52. Дешифратор 45 осуществляет анализ содержимого старшей 43 части регистра 424; в случае его соответствия адресу,принадлежащему блоку 10, формирует"единичныйф сигнал на выходе 53. Свыхода 54 выдается содержимое регист 25ра 42 адреса микрокоманд,Елок 3 обработки (фиг, 5) в зависимости от выполняемой микрокоман.ди под цоздействием управляющихсигналов на входе 66 может осуществлять арифметико-логическую операцию в сумматоре 59 над одним или двумя операндами, поступающими иэ узлов 56 и 57 либо со входа 65, вырабатывать признаки результата в узле 60, осуществлять сдвиг результата арифметико-логической операции на сдвигателе 61, заносить результат операции в узлы 56 и 57 илн в регистр 62. Результат операции выдается также через выход 64 блока 3 на регистр 32 в блок 2. С выхода 63 выдается содержимое регистра 62, а с выхода 67 - признаки результата операции.Указанные особенности позволяют повысить быстродействие микропро. граммного процессора по сравнению с известными процессорами за счет уве личения разрядности микрокоманд и отсутствия потерь времени под считывание микрокоманд из блока оперативной памяти.Использование памяти двойной разрядности 132.разряда) в данном процессоре позволяет одновременно выполнить до шести операций (пересылка, арифметико-логическая операция, сдвиг, обращение к памяти, установка признаков и проверка условий). Использование быстрой оперативной памяти для хранения микропрограмм в данном процессоре в несколько раз повышает скорость их выполнения.