Блок регулируемого запаздывания

Номер патента: 601790

Опубликовано: 05.04.1978

Авторы: Акодис, Дягилев, Ухов, Шипицын

МПК: H02M 7/515

Метки: автономный, инвертор, последовательный

...тока по цепи: 30, 47, 32, 41, 30,Через нагрузку 41 таким образом одновременно протекают в одном направлении два импульса тока от противофазных мостав. После прекращения протекания импульса тока через, прямые управляемые вентили моста 47 в этой же цепи через встречные вентили моста, но в обратном направлении, протекает второй высокочастотный импульс за счет частичного разряда коммутирующей емкости 18. Одновременно с этим импульсом, т. епосле прекращения протекания импульса тока через прямые управляемые вентили моста 47, проводят ток очередные прямые вентили (тиристоры) моста 46. В нагрузке 41 оба импульса протекают справа налево, т. е, снова в обратном направлении. Таким образом, при поочередном отпирании прямых вентилей...

Номер патента: 959166

Опубликовано: 15.09.1982

Авторы: Гарин, Елисеев, Крупин

МПК: G11C 29/00

Метки: запоминающее, оперативное

...ко второй ячейке в едиравно количеству ячеек в любом бу- ничное состояние устанавливаются ферном 12 накопителе. Соответствую-,триггеры 39 и 40, в нулевое тригщие ячейки всех строк основного 2 гер 33. После этого наименее актив- и буферных 12 накопителей представ- ной будет четвертая ячейка, о ем. 55чем я т собой столбцы основного 2 и бу- свидетельствует наличие единичного48 ферных 12 накопителей. В ячейках бу сигнала на выходе 49 элементаферных накопителей 12 хранится часто При последующем чтении ОЗУ в режи- используемая информация, либо инфор- ме отсутствия информации в соотмация неисправных ячеек основного ф ветствующем столбце буферных наконакопителя 2. Для хранения адресов пителей 12 (фиг.1), запись адреса ячеек основного...

Номер патента: 1277210

Опубликовано: 15.12.1986

Авторы: Земсков, Филиппов, Шаповалов

МПК: G11C 15/00

Метки: ассоциативное, запоминающее

..."Нет блокировки" и единичныйсигнал триггера 16, Чтение или записьчисла в элементы 2 каждой строки производится через элементы И 5 и 6 соответственно при наличии сигналов нашицах 21 или 22. При этом в режимечтения число параллельным кодом изтриггеров 3 поступает на шины 23через элемент И 5, В режиме "Запись"ця эти шины подается записываемоечисло, которое поступает на входтриггера 3, Для обеспечения записив триггер ца его вход С через элемент И 6 поступает сигнал "Запись"по шчце 22 при условии отсутствиясигнала "Маска" ня входе элементаИ 6,При окончании операции записиили чтения в выбранную строку триггер 16 сбрасывается в "0" через элемент ИЛИ-НЕ 15, При этом прекращается выдача блокирующего сигнала с логического блока 7 этой строки...

Номер патента: 146380

Опубликовано: 01.01.1962

Авторы: Глибицкий, Жемеров, Эпштейн

МПК: H01H 83/22, H03K 17/80

Метки: величины, датчик, защиты, линиях, отходящих, распределительных, устройств, электрических

...последовательно. Каждый дроссель имеет две вторичные обмотки,3 и 4. Изменением числа витков этих обмоток определяются различные уставки тока срабатывания датчикаВентили 5, включенные в цепях вторичных обмоток дросселей, проводят в течение положительных полупериодов тока, вентили б - в течение отрицательных полупериодов. Таким образом, при работе защищаемого объекта в нормальном режиме конденсаторы 7 заряжаются до напряжений, пропорциональных максимальным значениям тока на соответствующих интервалах.Если в какой-то момент времени будет иметь место увеличение тока сверх заданной уставкой величины, то в цепи вторичной обмотки дросселей датчика напряжение окажется больше, чем напряжение на конденсаторе Разность этих напряжений прикладывается...

Номер патента: 1083124

Опубликовано: 30.03.1984

Авторы: Андрюнин, Березин, Колтик, Коник, Пиастро, Походун, Синдаловский

МПК: G01R 23/16

Метки: анализа, спектрального

...ячейки последней матрицы соединены соот 1.ветственно с выходами 3-й и - -й 25М,запоминающих ячеек блока памятигпри Гог М - нечетном (Й - число входов устройства ) или с К+ - и запоМминающими ячейками блока йамяти при1 ог И - четном, а период связейпо высоте матриц вычислительных яче-ек равен 4 1 " ( в - номер матрицы вычислительных ячеек ),Причем каждая вычислительная ячейка состоит иэ первого и второго суммирующих усилителей, выходы которыхсоединены соответственно с первым ивторым выходами вычислительной ячей-,ки и через резисторы обратной связис инвертирующими входами соответст,вующих суммирующих усилителей, при 40,этом неинвертирующие входы их черезпервый и второй резисторы соединенысоответственно с первым и вторымвходами...