Коротковолновая антенная система

Номер патента: 271922

Опубликовано: 01.01.1970

Авторы: Кукинов, Оганов

МПК: G06K 9/50

Метки: опознавания, пальцевых, узоров

...17 - 21.На выходные усилители 9 и 10 через ключи 25 17 и 18 (за исключением первого такта, таккак его сигнал подается через инвертор 22) со входа 23 и 24 подаются напряжения lь,т исоз п 1 тВыход блока 2 во время первого и второго 30 тактов соединяется через ключи 19 и 20 со271 К 2 2О- -Составитель 8. Г. Командревскийактор Б, Б. федотов Техред Т. П. Курилко Корректор И. С. Хлыстов Заказ 242;13ЦНИИПИ Комитета и Тираж 430 Подписное лам изобретений и открытий при Совете Министров СССР осква, Ж, Раушская наб., д. 4/5 пография, пр. Сапунова, 2 входами блока 3, сигнал с выхода которого в третьем такте поступаег через ключ 21 на вход сумматора 4.По окончанип просмотра всего изображения счетчик 7 выдает сигнал конец растра на выход 25, который...

Номер патента: 549817

Опубликовано: 05.03.1977

Авторы: Глиненко, Долгих, Кедровский, Пилипишин

МПК: G06G 9/00

Метки: коррелятор, статико-динамический, электроннооптический

...со вторым входомблока умножения 10, выход которого подключен ко второму входу сумматора 11.Устройство работает следующим образом,Весь цикл корреляционной обработхи сигналов может быть условно разбит на триэтапа; ввод опорного сигнала, корреляционная обработка исследуемого сигнала и вывод результата обработки.Этап ввода начинается с момента поступления в блок синхронизации 1 импульса(фиг. 2 д) используемого для запускагенератора 5 и подключения входа опорногосигнала бко входу записи ЗЭЛТ 9, В результате опорный сигнал записывается в ЗЭЛТ9,На втором этапе обработки на вход аустройства подается исследуемый сигнал сподмешенным импульсом синхронизации 0 (фиг. 2,е). Импульс синхронизации используется в блоке 1 для подключения одного из...

Номер патента: 748021

Опубликовано: 15.07.1980

Авторы: Лейзерович, Меламед

МПК: F01D 19/00

Метки: паровой, пуске, турбины

...задатчик 2 в приведенных схемах выполнен в виде функционального (преимущественно линейного) преобразователя сигнала навыходе интегратора 4, являющегося задатчиком исполнительного регулятора 5, Устройство содержит также последовательно включенные задатчик 8, связанный с ключам 3, первый размыкатель 9, динамический преобразователь 10 и второй размыкатель 11 с коммутирующим блоком 12, В схему дополнительно введены задатчик предельной скорости изменения регулируемого параметра 13 и логический блок 4, соединенный входами с выходами динами 748021ческого преобразователя 10 и интеграто. ра 4, а выходом -- с коммутируюгцим блоком 12 второго размыкателя 11. Кроме того, динамический преобразователь 1 О дополнительно связан с выходом интегратора...

Номер патента: 949653

Опубликовано: 07.08.1982

Автор: Духнич

МПК: G06F 7/52

Метки: деления

...образом, что , с выходов регистров поступают значения х 2,х; Х, у 1 2 . Значения х; и у; с выходов младших разрядов регистров 1 и 2 поступают на вторые входы сумматоров (вычислителей), где в соответствии со значением операторами. ног ступающим из блока управления 11, суммируются (вычитаются) с х;2 "ф 1 и у2 х соответственно. Результат с выхода сумматора (вычитателя) 8 поступает на сумматор 9 и складывается с величиной х; 2 . Новые зна. чения х;+ 1 и у;4,4 записываются в свои реги. стры, а величина у;+1 поступает в блок 10 определения переполнения, в котором анализируется знаковый разряд (разряды) числа у;+1, Сигнал о наличии или отсутствии переполнения посту. пает в блок 11 управления для выработки ,Процесс повторяется до выполнения...

Номер патента: 993270

Опубликовано: 30.01.1983

Авторы: Ганитулин, Иванюк, Чуркин

МПК: G06F 17/10, G06F 7/544

Метки: вычислительное

...ре гистр кода операции, дешифратор, первый,второй и третий элементы задержки, элемент ИЛИ-НЕ, элемент равнозначности, элемент неравнозначности, пять элементов И, три элемента НЕ, 50 три трехвходовых элемента И, элемент ИЛИ, триггер знака результата, причем выходы регистра адреса микрокоманд соединены с одноименными входами первой группы входов постоянной памя ти, первые семь выходов постоянной памяти образуют адресную группу и соответственно соединены с входами группы элементов задержки, выходы которой соединены с одноименными входамирегистра адреса микрокоманд, восьмойвыход постоянной памяти является первым выходом блока управления, выходыпостоянной памяти с девятого по пятнадцатый образуют первую группу выходов, с...