Устройство для мажоритарного выброса асинхронных сигналов

Устройство для мажоритарного выброса асинхронных сигналов, содержащее последовательно соединенные мажоритарный элемент и элемент задержки и N каналов, каждый из которых содержит входной триггер, выход мажоритарного элемента является выходом устройства, а счетные входы входных триггеров всех каналов подключены к информационным входам устройства, отличающееся тем, что, с целью расширения области применения устройства за счет мажорирования бинарных асинхронных сигналов, в него дополнительно введены триггер управления, а в каждый канал первый и второй элементы И и элемент ИЛИ, причем в каждом канале прямой и инверсный выходы входного триггера подключены к первым входам первого и второго элементов И соответственно, выходы которых соединены с входами элемента ИЛИ данного канала, а вторые входы с прямым и инверсным выходами соответственно триггера управления, выходы элементов ИЛИ всех каналов соединены с входами мажоритарного элемента, а счетный вход триггера управления подключен к выходу элемента задержки.

Изобретение относится к автоматике и вычислительной технике и может быть использовано, в частности, в высоконадежных многоканальных системах передачи и обработки информации, использующих бинарные логические сигналы, состоящие из двух импульсов, разделенных временным интервалом.
Целью изобретения является расширение области применения устройства за счет мажорирования бинарных асинхронных сигналов.
Функциональная схема устройства представлена на чертеже.
Устройство содержит N входных триггеров 1 со счетным входом, N первых и N вторых элементов И 2 и 3, N элементов ИЛИ 4, мажоритарный элемент 5, элемент задержки 6, триггер управления 7 со счетным входом, входы 8 устройства, первые входы 9, 10 элементов И 2 и 3 соответственно, вторые входы 11 элементов И 2, вторые входы 12 элементов И 3, входы 13 и 14 элементов ИЛИ 4, входы 15 мажоритарного элемента 5, выход 16 устройства.
Устройство работает следующим образом.
В исходном состоянии N триггеров 1.1-1.N находятся в состоянии логического "0", а триггер 7 например, в состоянии логической "1", так что на прямом его выходе сигнал логической "1", а на инверсном выходе сигнал логического "0".
Бинарный сигнал состоит из двух импульсов в виде логической "1", ограничивающих временной интервал, в течение которого сигнал имеет уровень логического "0".
При поступлении на входы 8.1-8.N устройства первых импульсов этих бинарных сигналов триггеры 1.1-1.N переходят в состояние логической "1". Сигналы с их прямых выходов поступают на первые входы 9.1-9.N элементов И 2.1-2.N, на вторых входах 11.1-11.N которых присутствует сигнал в виде логической "1" с прямого выхода триггера 7. Сигналы в виде логической "1" с выходов элементов 2.1-2.N поступают на входы 13.1-13.N элементов ИЛИ 4.1-4.N, с выходов которых поступают на входы 15.1-15.N мажоритарного элемента 5. Так как входные сигналы имеют временной сдвиг один относительно другого, на выходе мажоритарного элемента 5 и на выходе 16 устройства будет присутствовать сигнал в виде логического "0" до тех пор, пока на входы 15.1-15.N мажоритарного элемента 5 не поступит большинство М > (N+1)/2 первых импульсов из каналов. После поступления М-го импульса на выходе мажоритарного элемента 5 и, соответственно, на выходе 16 устройства появляется сигнал в виде логической "1" первый выходной импульс, который, пройдя элемент задержки 6, с задержкой поступает на вход триггера 7, переводя его в состояние логического "0". С прямого и инверсного выходов триггера 7 сигналы в виде логического "0" и логической "1" соответственно поступают на соответствующие вторые входы 11.1-11. N и 12.1-12.N элементов 2.1-2.N и 3.1-3.N, при этом сигнал в виде логического "0" поступает на выход 16 устройства. Длительность выходного импульса равна времени задержки .
При поступлении на входы 8.1-8.N устройства вторых импульсов бинарных сигналов триггеры 1.1-1.N последовательно переходят в состояние логического "0". При этом сигналы в виде логической "1" с их инверсных выходов поступают на первые входы 10.1-10.N элементов И 3.1-3.N, с выходов которых поступают на входы 14.1-14. N элементов ИЛИ 4.1-4.N, а с выходов последних на входы 15.1-15. N мажоритарного логического элемента 5. По аналогии с обработкой первых импульсов, на выходе мажоритарного элемента 5 и выходе 16 устройства сигнал в виде логической "1" (второй импульс) появляется после прихода М-го импульса. Этот сигнал проходит через элемент задержки 6 и переводит триггер 7 в состояние логической "1". Сигналы в виде логической "1" и логического "0" с прямого и инверсного выходов триггера 7 соответственно поступают на соответствующие вторые входы 11.1-11. N и 12.1-12.N элементов И 2.1-2.N и 3.1-3. N, закрывая элементы И 3.1-3.N. Устройство готово к приему следующих сигналов. (56) Авторское свидетельство СССР N 1115255, кл. H 05 K 10/00, G 06 F 11/20, 1982.
Авторское свидетельство СССР N 1062707, кл. H 05 K 10/00, G 06 F 11/18, H 03 K 19/23, 1982.
Изобретение относится к автоматике и вычислительной технике. Цель изобретения - расширение области применения устройства за счет мажорирования бинарных асинхронных сигналов. Устройство для мажоритарного выбора асинхронных сигналов состоит из N каналов, в каждом из которых содержится входной триггер со счетным входом, два элемента И и элемент ИЛИ. По первому сигналу на соответствующем входу устройства входной триггер переходит в единичное состояние, а по второму - происходит его возврат в нулевое состояние. За счет элемента задержки и триггера управления формируется бинарный выходной сигнал заданной длительности с синхронизируемой временной задержкой. 1 ил.