Интегральный формирователь импульсов

1. Интегральный формирователь импульсов, содержащий три триггера, три элемента И НЕ, шины установки, выходные шины и шину тактовых импульсов, соединенную с тактовыми входами триггеров, прямые выходы которых подключены к первым входам соответствующих элементов И НЕ, при этом первый I-вход и прямой выход первого триггера соединены соответственно с инверсным выходом и первым I-входом второго триггера, прямой выход которого подключен первому I-входу третьего триггера, отличающийся тем, что, с целью повышения быстродействия, надежности и расширения функциональных возможностей, в него введены дополнительные триггер и элемент И НЕ, а также элемент НЕ, четыре блока задания перекрытия импульсов и дешифратор, входы которого соединены с шинами установки, при этом прямой выход третьего триггера подключен к первому I-входу дополнительного триггера, прямой выход которого соединен с первым входом дополнительного элемента И НЕ, а выходы дешифратора подключены раздельно к первым К-входам и вторым I-входам всех триггеров, последние из которых соединены также с вторыми К-входами предыдущих триггеров, а третьи К-входы триггеров подключены к выходам элементов И НЕ, вторые входы которых соединены с третьими I-входами предыдущих триггеров, инверсными выходами последующих триггеров и первыми входами блоков задания перекрытия импульсов, выходы которых подключены к выходным шинам, а вторые входы через элемент НЕ соединены с шиной тактовых импульсов.
2. Формирователь по п. 1, отличающийся тем, что блок задания перекрытия импульсов содержит элемент И НЕ и триггер, S-вход которого соединен с одним из входов элемента И НЕ и первым входом блока задания перекрытия импульсов, выход которого подключен к выходу триггера, а второй вход соединен с другим входом элемента И НЕ, выход которого подключен к R-входу триггера.
3. Формирователь по п. 1, отличающийся тем, что каждый триггер содержит пять элементов И НЕ и элемент И ИЛИ НЕ, первые входы элементов И которого соединены с первым входом первого элемента И НЕ и выходом второго элемента И НЕ, первый вход которого подключен к тактовому входу триггера и первому входу третьего элемента И НЕ, второй вход которого соединен с выходом четвертого элемента И НЕ, первый вход которого подключен к выходу элемента И ИЛИ НЕ и второму входу второго элемента И НЕ, третий вход которого соединен с вторым входом четвертого элемента И НЕ, выходом третьего элемента И НЕ и первым входом пятого элемента И НЕ, второй вход которого подключен к инверсному выходу триггера, второму входу первого элемента И элемента И ИЛИ НЕ и выходу первого элемента И НЕ, второй вход которого соединен с прямым выходом триггера, выходом пятого элемента И НЕ и вторым входом второго элемента И элемента И ИЛИ НЕ, при этом третья, четвертые и пятые входы первого и второго элементов И элемента И ИЛИ НЕ подключены соответственно к I- и К-входам триггера.

Изобретение относится к импульсной технике, в частности к интегральным формирователям импульсов для управления интегральными микросхемами с зарядовой связью. Целью изобретения является повышение быстродействия, надежности за счет расширения диапазона регулировки времени перекрытия фазовых импульсов и расширение функциональных возможностей за счет обеспечения возможности управления четырехфазными интегральными схемами с зарядовой связью.
На фиг. 1 приведена функциональная схема интегрального формирователя импульсов, на фиг. 2 функциональная схема триггера, на фиг. 3 временные диаграммы работы интегрального формирователя импульсов.
Интегральный формирователь импульсов (фиг. 1) содержит первый, второй, и третий триггеры 1, 2 и 3, дополнительный триггер 4, первый, второй и третий элементы И-НЕ 5, 6 и 7, дополнительный элемент И-НЕ 8, элемент НЕ 9, блоки 10 13 задания перекрытия импульсов, дешифратор 14, шину 15 тактовых импульсов, шины 16 20 установки, выходные шины 21 24.
Шина 15 тактовых импульсов соединена с тактовыми входами триггеров 1 4 и через элемент НЕ 9 с вторыми входами блоков 10 13, выходы которых подключены соответственно к выходным шинам 21 24, а первые входы соединены соответственно и инверсными выходами триггеров 4, 1, 2, 3, с третьими 1 - входами триггеров 2, 3, 4, 1 и вторыми входами элементов И-НЕ 7, 8, 5, 6. Выходы и первые входы элементов И-НЕ 8, 5, 6, 7 подключены соответственно к третьим К входам триггеров 4, 1, 2, 3 и прямым выходам триггеров 3, 4, 1, 2. Прямые выходы триггеров 1, 2, 3 соединены также соответственно с первыми 1 - выходами триггеров 2, 3, 4, а первый 1 вход триггера 1 подключен к инверсному выходу триггера 2. Входы дешифратора подключены к шинам 16 20 установки, а его выходы соединены раздельно с первыми K входами и вторыми 1 входами триггеров 4, 1, 2, 3. Последние соединены также с вторыми K - входами соответственно триггеров 3, 4, 1, 2.
Каждый из блоков 10, 11, 12, 13 состоит из элемента И-НЕ 25 и триггера, выполненного на элементах И-НЕ 26, 27. Первый вход блока 10 (11, 12, 13) соединен с S-входом триггера (вход элемента И-НЕ 26) и одним из входов элемента И-НЕ 25, выход которого подключен к R-входу триггера (вход элемента И-НЕ 7) а другой вход соединен с вторым входом блока 10 ( 11, 12, 13), выход которого подключен к выходу триггера (выход элемента И-НЕ 26).
Каждый из триггеров 1, 2, 3, 4 (фиг. 2) состоит из элементов И-НЕ 28 32 и элемента И-ИЛИ-НЕ 33. Первые входы элементов И элемента И-ИЛИ-НЕ 33 соединены с первым входом элемента И-НЕ 32 и выходом элемента И-НЕ 30, первый вход которого подключен к тактовому входу триггера 1 ( 2, 3, 4) и первому входу элемента И-НЕ 29. Второй вход элемента И-НЕ 29 соединен с выходом элемента И-НЕ 28, первый вход которого подключен к выходу элемента И-ИЛИ-НЕ 33 и второму входу элемента И-НЕ 30. Третий вход последнего соединен с вторым входом элемента И-НЕ 28, выходом элемента И-НЕ 29 и первым входом элемента 31, второй вход которого подключен к инверсному выходу триггера 1 (2, 3, 4), второму входу первого элемента И элемента И-ИЛИ-НЕ 33 и выходу элемента И-НЕ 32. Второй вход элемента И-НЕ 32 соединен с прямым выходом триггера 1 (2, 3, 4), выходом элемента И-НЕ 31 и вторым входом второго элемента И элемента И-ИЛИ-НЕ 33. Третьи, четвертые и пятые входы первого и второго элементов И элемента И-ИЛИ-НЕ 33 подключены соответственно к 1- и К входам триггера 1 (2, 3, 4).
Интегральный формирователь импульсов работает следующим образом. Допустим, что на выходных шинах 21, 22, 23, 24 установлена комбинация уровней: U₂₁ 1, U₂₂ O, U₂₃ O, U₂₄ O, что соответствует выходным уровням триггеров Q₄ 1, Q₁ 0, Q₂ 0, Q₃ 0, соответственно входные состояния триггеров I₄ 0, I₁ 1, I₂ 0, I₃ 0, K₁ 1, K₁ 0, K₂ 1, K₃ 1.
В момент прихода фронта тактового импульса U₁₅ (фиг. 3а) триггер переключается в соответствии с сигналами по связям и устанавливается следующая комбинация уровней: Q₄ 0, Q₁ 1, Q₂ 0, Q₃ 0. При этом Q₁ 0 и, следовательно, U₂₂ 1, но выключение фазы U₂₁ блокируется уровнем U₁₅ 1. Только после окончания тактового импульса U₁₅ блок 10, с выхода которого снимается выходной импульс первой фазы U₂₁, переключается в состояние U₂₁ 0. Таким образом, обеспечивается перекрытие импульсов на смежных фазовых выходах на величину длительности входного тактового импульса.
Аналогично при подаче тактовых импульсов последовательно обрабатывается каждый из выходных импульсов U₂₁ U₂₄ и обеспечивается выход из запрещенных состояний и динамическая установка требуемых статических состояний. Для установки требуемого статического состояния устройство содержит шины 16 20. Логическими сигналами на шинах 17 20 задаются необходимые выходные фазовые уровни в статическом состоянии, а на шину 16 подается сигнал разрешения установки.
Низкий уровень на одном из выходов дешифратора 14 в зависимости от комбинации сигналов на шинах 17 20 устанавливается в соответствии с таблицей.
Каждая из приведенных в таблице комбинация сигналов встречается в динамике формирования фазных импульсов. При этом за счет связей между триггерами 1, 2, 3, 4 обеспечивается динамическая установка требуемого статического состояния. Все прочие комбинации выходных уровней не встречаются в процессе формирования выходных фазных импульсов при управлении регистрами на интегральных схемах с зарядовой связью, поскольку установка одного из таких статических состояний приводит к нарушению естественного хода фаз, поэтому такие состояния считаются запрещенными. Однако, если в процессе работы устройства происходит сбой (например, из-за кратковременного отключения питания) и на выходных шинах кратковременно устанавливается запрещенная комбинация выходных уровней, то устройство осуществляет выход на разрешенную комбинацию, что следует из алгоритма его работы, заданного связями между триггерами.
При высоком логическом уровне на шине 16 (фиг. 3б) устройство работает в динамическом режиме, формируя последовательности импульсов на выходных шинах 21, 22, 23, 24 (фиг. 3ж, и, к, л). Состояние формирователя в этот период времени не зависит от комбинации логических уровней на шинах 17 20 установки. При подаче низкого логического уровня на шину 16 устройство продолжает вырабатывать фазовые импульсы до того момента времени, пока на выходных шинах не установится требуемая комбинация выходных уровней, совпадающая с комбинацией логических уровней на шинах 17, 18, 19, 20 (фиг. 3в, г, д. е). После этого дальнейшее формирование фазовых импульсов прекращается, а статическое состояние на выходных шинах поддерживается в течение времени действия низкого логического уровня на шине 16 установки. Таким образом исключается образование укороченных фазовых импульсов при установке статического состояния.
Выход из статического состояния и возобновление формирования импульсов на выходных шинах осуществляется при подаче высокого логического уровня на шину 16. После установки высокого логического уровня на шине 16 логические уровни на шинах 17, 18, 19, 20 могут быть изменены для последующей установки другого статического состояния.
В данном устройстве минимальная длительность тактового импульса определяется срабатыванием каждого триггера по тактовому входу. Для интегральных триггеров и, в частности, для триггера, схема которого приведена на фиг. 2, справедливо следующее выражение для минимальной длительности тактового импульса: t_п.мин. 2t¹⁰_зд.p, где t¹⁰_зд.p задержка распространения сигнала при включении элемента И НЕ функциональной схемы триггера.
Минимальная величина периода тактовых импульсов T_мин определяется временем, необходимым для подготовки триггера к следующему срабатыванию, т.е. временем, необходимым для срабатывания и записи новой информации в первую ступень триггера. Для данного устройства с учетом конкретной схемы триггера T_мин 6t_зд.ср где t_зд.ср средняя задержка распространения сигнала в логических элементах функциональной схемы устройства и триггера.
Время перекрытия импульсов на смежных фазовых выходных шинах t_пер. определяется как разность между моментом начала фазового импульса на некоторой выходной шине t_н, м моментом окончания фазового импульса на предшествующей выходной шине t_окi-1.
Момент начала выходного фазового импульса определяется относительно начала тактового импульса, используемого как точка отсчета времени, временем задержки начала фазового импульса t_зд.н, t_н t_зд.н, а момент окончания фазового импульса определяется относительно начала тактового импульса и зависит от длительности тактового импульса t_n и времени задержки окончания фазового импульса на выходной шине t_зд.ок относительно момента тактового импульса: t_ок t_n + t_зд.ок. Таким образом, время перекрытия описывается формулой
t_пер t_n + t_зд.ок t_зд.н.
Для данного устройства с учетом последовательности срабатывания элементов в целях распространения управляющих сигналов справедливы следующие выражения для времени задержки:

где задержка распространения сигнала при переключении триггера по его тактовому входу,
t⁰¹_зд.p и t¹⁰_зд.p задержки распространения при переключении элементов (9, 25, 26, 27).
Величина с учетом конкретной схемы триггера, управляемого по переднему фронту, схема которого приведена на фиг. 2, описывается следующим выражением:

С учетом этого выражения время задержки начала фазового импульса на выходной шине относительно тактового импульса записывается в виде
t_зд.н= 2(t¹⁰_зд.p+t⁰¹_зд.p)
При изготовлении устройства в виде монолитной интегральной схемы задержки распространения сигналов в отдельных логических элементах И-НЕ на одинаковых стадиях могут быть выдержаны с большой степенью точности. При этом при формировании перекрытия фазовых импульсов происходит компенсация задержки начала и окончания выходных импульсов t_зд.н t_зд.ок на смежных выходных шинах за счет компенсации задержек распространения отдельных элементов. В итоге, с учетом выражений (1) и (2), время перекрытия однозначно определяется длительностью тактового импульса t_пер t_и.
Таким образом, компенсация позволяет обеспечить стабильное перекрытие при синхронном изменении задержек распространения отдельных элементов, в широком диапазоне температур.
Изобретение может быть использовано для управления интегральными микросхемами с зарядовой связью. Цель изобретения - повышение быстродействия, надежности и расширение функциональных возможностей формирователя. Формирователь содержит триггеры 1, 2 и 3, элементы И-НЕ 5, 6 и 7 и шины 15 - 24. Введение триггера 4, элемента И-НЕ 8, элемента НЕ 9, блоков 10 - 13 задания перекрытия импульсов, дешифратора 14 и образование функциональных связей расширяют диапазон регулировки времени перекрытия фазовых импульсов и обеспечивают возможность управления четырехфазными интегральными схемами с зарядовой связью. 2 з.п. ф-лы, 1 табл., 3 ил.