Патенты с меткой «асинхронно»

Номер патента: 263672

Опубликовано: 01.01.1970

Авторы: Кучук, Мкртч

МПК: H03L 7/099

Метки: асинхронно, работающих, синхронизации, устройств

...выходы триггеров - ко входам потенциальной схемы совпадения, выход которой через схему формирования синхронизованного сигнала и схему задержки соединен со входами установки нуля триггеров, а выход схемы формирования синхронизованного сигнала подключен к синхронизируемым устройствам.На чертеже приведена блок-схема описываемой системы,Система состоит из набора триггеров 1, число которых соответствует числу синхронизируемых устройств, потенциальной схемы совпадения 2, схемы формирования 3 синхронизованного сигнала и схемы задержки 4.В начальный момент все триггеры устанавливаются в нулевое состояние. При поступлении сигнала окончания работы от и-го ус ства соответствующий триггер устанавли ся на единицу, Все единичные выходы тр ров...

Номер патента: 777870

Опубликовано: 07.11.1980

Автор: Хомич

МПК: H04L 25/30

Метки: адресных, асинхронно, импульсных, приема, связи, сигналов, системах

...адресов при полном или частичном совпадении импульсных сигналов на определенных отводах регистра сдвига 2 и открывает соответствующий ключ 4 для поступления кода измерения в приемник 5 информации,Одновременно селектируемый адрес с выхода дешифратора 3 поступает на логический блок б кодов адресов, который выИзд.579 Тираж 772Государственного комитета СССР по делам изобретений 113035, Москва, Ж-З 5, Раушская наб д. 4(5 Заказ 49/1НПО По одписное открытий ография, пр. Сапунова, 2 рабатывает сигналы, предназначенные для стирания импульсов, соответствующих коду выделенного адреса, в регистре сдвига 2 с помощью элементов НЕТ.В результате этого импульсы кода вы деленного адреса в сочетании с принимаемыми импульсами последующего кода адреса не...

Номер патента: 843284

Опубликовано: 30.06.1981

Автор: Хомич

МПК: H04L 25/30

Метки: адресных, асинхронно, импульсных, приема, связи, сигналовв, системах

...производится с основного регистра 2сдвига через блок 4, подключаемых коммутатором 6 на дешифратор 7 с запоминаниемвыделенных адресов в блоке 8.,Логический блок 9 обеспечивает исключение кодов выделенных адресов из дальнейшего анализа на блоке 4. 45Оставшиеся единичные сигналы и накопленные в буферном регистре 3 сдвигаподключаются коммутатором 6 с различными фазовыми сдвигами 1 = 1,2 (и - 1) по иразрядов последовательно к дешифратору 7,запоминая последующие выделенные кодыадресов в блоке 8 и исключая их с помощьюлогического блока 9 и блока 5. Если в результате последовательности таких действий, задаваемых блоком 10, количество оставшихся единичных си "налов с коммутатора 6 будет составлять небольшую величину, не превышающую, заданного...